반도체 소자&공정 학습노트(5) - MOSFET ① Ideal Type

Si 특성부터 시작해 MOS capacitor까지의 설명은 모두 이번 MOSFET 설명을 위한 pre 단계였다. gate에 전압을 걸면 oxide 아래 Si 표면이 어떻게 휘는지(band bending), 어느 순간 minority carrier가 우르르 몰려와 표면에 얇은 inversion layer를 만드는지 까지 MOS capacitor 이야기였다. 그런데 capacitor는 전하를 모으기만 한다.

capacitor가 모은 전하를 활용하는 것이 바로 MOSFET이다. inversion layer 양쪽에 전하를 빨아들이고 내뱉을 수 있는 source와 drain을 형성해두면, gate가 모아둔 전하가 이제 흐를 곳이 생긴다. MOSFET은 거칠게 말해서 "MOS capacitor에 입/출구를 뚫은 것"이다. 모으는 단계(수직)와 옮기는 단계(수평)가 한 소자 안에서 만나는 것이 MOSFET이다.

30년을 기다린 소자

전계효과 트랜지스터(field-effect transistor)라는 아이디어 자체는 1925년 Julius Lilienfeld가 특허로 먼저 출원했다. 그런데 그걸 실제로 작동하는 소자로 구현하는 데는 그 뒤로 30년이 넘게 걸렸다. 개념은 1920년대에 있었는데 물건은 1960년에야 나온 것이다.

오래 걸린 이유는 역시 표면 문제다. Si 표면에는 surface state라는 결함 준위들이 잔뜩 깔려 있어서, gate가 아무리 전기장을 밀어넣어도 그 전기장이 표면 결함에 다 잡아먹혀 내부 carrier를 제대로 제어하지 못했다. 학습노트(4)에서 oxide–silicon interface 품질을 그렇게 강조했던 이유가 여기 있다. interface 품질이 안 좋으면 MOS는 아예 작동을 안 한다. 이 surface state 문제를 해결한 사람이 Bell Labs의 Mohamed Atalla다. 그는 깨끗한 Si wafer 위에 아주 얇고 질 좋은 thermal SiO₂를 길러 표면을 passivate하는 방법을 찾아냈다.

그리고 이 surface passivation 기술 위에서 1959년 말, Atalla가 한 후배에게 "metal–oxide–silicon으로 FET를 만들어보라"는 과제를 맡긴다. 그 후배가 Dawon Kahng(강대원)이었다. 두 사람은 1959년 11월에 Si MOSFET을 발명하고 1960년 초에 작동을 시연한다(첫 MOSFET의 gate oxide 두께가 100 nm였다니, 지금 기준으론 거의 벽돌이다). 여담으로 강대원은 훗날 Simon Sze와 함께 floating-gate MOSFET까지 만들었고 이는 NAND flash의 조상격이다.

4.1 MOSFET의 구조

MOSFET은 네 단자로 구성된다(gate, source, drain, body). 동작 원리를 구체적으로 보면, gate 전압이 만드는 수직 E-field가 표면에 inversion layer를 형성하고, 이 inversion charge의 양이 source–drain channel의 conductance를 결정한다. 핵심은 gate와 channel 사이에 oxide가 끼어 있어서 gate로 DC 전류가 안 흐른다는 점이다. 즉 입력 전력을 거의 쓰지 않고 출력 전류를 제어한다. BJT가 base에 계속 전류를 흘려야 하는 것과 대조적이다. MOSFET을 logic·memory의 주력으로 만든 본질이 바로 전력 효율에 있다.

long channel에서는 gate 길이 관련해서 개념이 많이 필요 없지만, scaling에서는 gate length에 관해서도 개념이 여럿으로 나뉜다. 우선은 세 가지만 보고 가자.

길이	정의	결정하는 공정	특성
Lpoly	patterning된 poly/metal gate의 물리적 dimension (drawn gate length)	lithography + etch (gate CD)	직접 set 하는 값. gate CD uniformity, LER(line-edge roughness)의 대상
Lmet	source/drain metallurgical junction 사이 거리	S/D implant + thermal anneal의 lateral diffusion	overlap 영역 크기 → overlap(Miller) capacitance, GIDL
Leff	carrier가 실제 이동하는 electrically effective channel length	위 둘의 결과 + extension/halo 설계	ID, gm, transit time, SCE를 직접 결정

 

관계식은 다음과 같다.

$$L_{met} = L_{poly} - 2,\Delta L_{lateral}, \qquad L_{eff} \approx L_{met} - 2,\Delta L_{ext}$$

$\Delta L_{lateral}$은 S/D dopant가 gate 아래로 파고든 lateral encroachment, $\Delta L_{ext}$는 extension·depletion을 감안한 보정된 수치다. 결과적으로 거의 항상 $L_{eff} < L_{met} < L_{poly}$다.

세 수치가 공정과 소자 특성의 표상인 만큼, scaling에 따라 short channel 소자에서 나타나는 어려움은 위 부등식으로 표현된다고 할 수 있다.

구체적으로,

• 성능 관점 — $I_D \propto 1/L_{eff}$이고 $f_T \propto v_{eff}/L_{eff}$다. 소자의 속도와 구동력을 지배하는 건 도면 값 $L_{poly}$가 아니라 $L_{eff}$다. 도면을 줄였는데(litho로 $L_{poly}$를 줄였는데) $L_{eff}$가 기대만큼 안 줄어서 성능 이득이 안 나온다
• 공정 관점 — $L_{poly}$는 litho/etch로 control하지만, $\Delta L = L_{poly} - L_{eff}$는 thermal budget(anneal)·implant·spacer 공정의 변동을 그대로 받아낸다. 그래서 $\Delta L$은 측정해서 관리하는 양이다. 길이가 다른 여러 소자의 전체 저항 $R_{total}$을 도면 길이 $L_{drawn}$에 대해 직선으로 그리면, 그 직선의 절편에서 $\Delta L$과 외부 저항 $R_{ext}$를 한꺼번에 뽑아낼 수 있다(2부 4.9에서 상세 참고).
• SCE 관점 — $V_T$ roll-off나 DIBL 같은 short-channel effect는 도면 길이가 아니라 $L_{eff}$ 기준으로 발생한다. 같은 $L_{poly}$라도 thermal budget이 커져 $L_{eff}$가 줄면 SCE가 악화된다.
• capacitance 관점 — $L_{poly} - L_{met}$에 해당하는 gate–S/D overlap은 overlap capacitance $C_{ov}$를 만들고, 이건 switching 때 Miller effect로 작용해 dynamic power와 delay를 늘린다.

4.2 gate가 변조하는 PN junction

MOSFET을 보는 또 하나의 관점은 "pn junction 위에 gate를 얹은 구조"다. source와 drain은 p-body 안의 n⁺ 영역이니까, gate 아래는 본질적으로 gate가 channel conductance를 변조(modulate)하는 diode다.

평형에서 gate에 전압을 가해보자. $V_G$를 올리면 표면 potential $\psi_s$가 올라가고, gate 아래 p-region이 공핍(depletion)된다. 그런데 이 field로 만든 depletion은 옆에 있는 junction depletion과 같은 p-body를 공유한다. 그래서 둘은 자연스럽게 merge한다. merge가 일어나면 gate 전압이 junction 근처의 field 분포까지 영향을 끼치게 되는데, 이게 나중에 골치 아픈 GIDL의 원인이 된다.

reverse-biased junction을 더 깊이 공핍시키기 —  $V_G$를 계속 올리면 depletion이 $x_{d,max}$까지 깊어지다가 멈춘다. 왜 멈추나? $\psi_s = 2\phi_b$에서 strong inversion이 시작되면, 새로 몰려온 inversion charge가 추가 전압을 screening해버리기 때문이다. 그 이후로는 depletion이 더 깊어지지 않고 inversion charge만 늘어난다. 이 임계점이 바로 $V_G = V_T,\ \psi_s = 2\phi_b$다(여기서 bulk potential $\phi_b = (kT/q)\ln(N_A/n_i)$). 최대 공핍 깊이는

$$x_{d,max} = \sqrt{\frac{2,\varepsilon_s,(2\phi_b)}{q,N_A}}$$

학습노트(4)에서 본 MOS capacitor와 동일하다. 다만 MOSFET에서는 그 inversion charge가 곧 channel이 된다는 게 다르다.

gate 누설전류: 이상적으로는 gate로 DC가 안 흐른다고 했지만, 실제 junction은 늘 조금씩 샌다.

• thermal generation — depletion layer에서 평형을 회복하려고 SRH 방식으로 전자–정공 쌍이 생긴다. 온도와 공핍 부피에 비례.
• defect-induced leakage — band gap 한가운데 근처의 trap이 생성 site로 작동해 generation을 키운다. 공정 청정도가 곧바로 영향을 준다.
• impact ionization & avalanche — $V_R$가 커져 critical field에 이르면 carrier가 연쇄적으로 전자–정공 쌍을 만든다.
• band-to-band tunneling(BTBT) — depletion width가 대략 20 nm 이하로 얇아지면 valence band에서 conduction band로의 직접 tunneling 확률이 급증한다. 장벽이 얇을수록 잘 새는 것이다. carrier가 입자이자 파동이라 가능한 일인데, 파동함수가 장벽 안에서 곧장 0이 되지 않고 지수적으로 감쇠하다가 장벽이 충분히 얇으면 그 꼬리가 반대편까지 살아남아 일부가 새어 나간다(회절이 아니라, 고전적으로는 못 넘을 장벽을 파동성으로 '관통'하는 현상이다).

GIDL(gate-induced drain leakage): off 상태에서 gate가 drain보다 충분히 낮고 drain이 high일 때, gate–drain overlap 영역의 drain 표면이 강하게 deep-deplete되면서 surface band가 가파르게 휘고 거기서 BTBT가 일어난다. 즉 꺼져 있는데도 drain에서 body로 새는 전류다. 얇은 $t_{ox}$가 oxide field를 키우고 높은 drain doping이 depletion을 좁혀서 더 악화된다.

4.3 long & wide channel — Ideal Case

이제 본격적으로 전류 식을 세우기 전에, 그림을 1차원으로 단순화하기 위한 두 가지 가정을 깔아둔다. 이 가정들은 거짓말이 아니라 "당분간 무시하겠다는 선언"에 가깝다.

• long channel — channel이 충분히 길면 $V_D$가 $V_T$나 $L_{eff}$에 거의 영향을 못 준다. DIBL이나 channel length modulation 같은 short-channel effect를 무시할 수 있어서, 수직 field와 수평 field를 깔끔하게 분리해 다룰 수 있다.
• wide channel — channel이 충분히 넓으면 width 방향 가장자리에서 일어나는 효과의 비중이 작아 무시할 수 있다.

이 두 가정이 정확히 무엇을 무시하는지만 짚고 넘어가자. 길이 쪽을 버리면 $V_D$가 $V_T$·$L_{eff}$를 건드리는 short-channel effect가, 폭 쪽을 버리면 gate edge의 fringing field와 edge depletion이 좁은 $W$에서 $V_T$를 흔드는 narrow-width effect가 등장한다. 요컨대 "long·wide" 이상화가 깨지는 두 방향이 곧 길이(SCE)와 폭(NCE)이고, 둘 다 선폭 미세화에 따라 중요한 테마라 다음 번에 다룰 예정이다. 지금은 길고 넓은 이상적인 트랜지스터 한 개만 놓고, 전류가 어떻게 나오는지를 살펴보자.

4.4 I–V 특성

출발점: gradual channel approximation(GCA). 핵심 아이디어는 단순하다 — channel을 따라 위치 $y$마다 local potential $V(y)$가 다르고, 그만큼 그 지점의 overdrive가 깎인다는 것. 경계조건은 source에서 $V(0)=0$, drain에서 $V(L)=V_{DS}$다. 그러면 위치 $y$에서의 inversion charge 밀도(크기)는

$$|Q_n(y)| = C_{ox},\big[,V_{GS} - V_T - V(y),\big]$$

직관: source 쪽($V \approx 0$)에서는 gate가 본 overdrive가 온전히 $V_{GS}-V_T$지만, drain 쪽으로 갈수록 channel potential $V(y)$가 그 overdrive를 야금야금 깎아먹는다. 그래서 drain 근처 channel이 더 "얇다."

전류는 continuity 때문에 channel 어디서나 같아야 한다. 각 지점에서 drift 전류로 쓰면

$$I_D = W,|Q_n(y)|,v(y) = W,\mu_{eff},|Q_n(y)|,\frac{dV}{dy}$$

여기서 그 "수직 × 수평" 구조가 식으로 드러난다: $|Q_n|$은 gate가 수직으로 모은 전하, $dV/dy$가 만드는 속도 $v$는 수평으로 옮기는 동력이라 할 수 있다.

적분: $I_D$는 $y$에 무관하므로 양변을 source에서 drain까지($V$: $0 \to V_{DS}$) 적분한다.

$$I_D!\int_0^L dy = W,\mu_{eff},C_{ox}!\int_0^{V_{DS}}!\big(V_{GS}-V_T-V\big),dV$$

오른쪽을 적분하면 triode 식이 나온다(triode는 진공관 3극관에서 온 이름으로, 바로 아래에서 보듯 gate가 채널 저항을 조절하는 가변저항 구간을 가리킨다).

$$\boxed{,I_D = \frac{W}{L},\mu_{eff},C_{ox}\left[(V_{GS}-V_T),V_{DS} - \frac{V_{DS}^2}{2}\right],}\quad(\text{triode, } V_{DS}\le V_{Dsat})$$

$V_{DS}$가 아주 작은 극한에서는 $V_{DS}^2/2$ 항을 버려도 되고, 그러면 흔히 보는 linear 식 $I_D \approx (W/L),\mu_{eff}C_{ox}(V_{GS}-V_T)V_{DS}$가 그대로 떨어진다. 이 영역에서 MOSFET은 그냥 gate로 저항값을 바꾸는 가변저항이 되는 것이다.

saturation 영역: triode 식을 $V_{DS}$로 미분해서 0이 되는 지점이 전류의 peak, 곧 saturation 진입점이다.

$$\frac{\partial I_D}{\partial V_{DS}} = \frac{W}{L}\mu_{eff}C_{ox}\big[(V_{GS}-V_T) - V_{DS}\big] = 0 ;\Rightarrow; V_{Dsat} = V_{GS}-V_T$$

그 때 가해주는 전압이 pinch-off voltage다. 물리적으로는 drain edge에서 $|Q_n| \to 0$이 되는 순간 — channel이 drain 쪽 끝에서 끊기는 지점이다. (4.4 앞에서 $|Q_n(y)| = C_{ox}[V_{GS}-V_T-V(y)]$였던 걸 떠올리면, drain에서 $V(y)=V_{DS}=V_{GS}-V_T$일 때 정확히 0이 된다.) $V_{Dsat}$을 triode 식에 다시 넣으면 square-law saturation 식이 나온다.

$$\boxed{,I_{D,sat} = \frac{1}{2},\frac{W}{L},\mu_{eff},C_{ox},(V_{GS}-V_T)^2,}$$

여기서 한 가지 짚을 게 있다. pinch-off가 됐다고 전류가 0이 되는 게 아니다. drain 쪽에서 channel이 끊겼는데도 전류가 흐른다는 게 처음엔 모순처럼 보이는데, 끊긴 그 좁은 영역에 걸리는 강한 field가 carrier를 순식간에 drain으로 보내기 때문에 전류는 유지된다. 다만 그 지점 이후로는 $V_{DS}$를 더 올려도 전류가 (거의) 안 늘어난다. 그래서 saturation이란 이름이 붙는 것이다.

channel length modulation 보정: "거의 안 늘어난다"고 했지, 정말 안 늘어나는 건 아니다. saturation에서 $V_{DS}$를 더 키우면 pinch-off point가 source 쪽으로 $\Delta L$만큼 밀려 effective length가 $L-\Delta L$로 줄어든다. 이 보정을 가장 먼저 하는 이유는, 빼먹으면 saturation에서 곡선이 완전히 평평해져($g_D = 0$, 출력 저항 무한대) 실제 소자와 어긋나기 때문이다. 1차로 근사하면

$$I_{D,sat} \approx \frac{1}{2},\frac{W}{L},\mu_{eff},C_{ox},(V_{GS}-V_T)^2,(1+\lambda V_{DS}),\qquad \lambda = \frac{1}{L}\frac{d(\Delta L)}{dV_{DS}}$$

이 $\lambda$가 출력 저항 $r_o = 1/(\lambda I_D)$의 근원이다(출력 저항은 $V_{DS}$ 변화에 따라 전류가 얼마나 안 변하는가, 즉 saturation 곡선이 얼마나 평평한가를 의미한다. 이상적이면 무한대, 실제론 유한하다).

조금 더 현실적인 모델: 위 유도는 depletion charge가 channel을 따라 일정하다고 슬쩍 가정했다. 사실 channel을 따라 $V(y)$가 오를수록 그 지점이 떠받쳐야 할 depletion charge도 함께 커져서, 실효 $V_T$가 drain 쪽으로 갈수록 조금씩 높아진다. 이걸 반영하면

$$|Q_n(y)| = C_{ox}\big[V_{GS}-V_{FB}-2\phi_b-V(y)\big] - \sqrt{2,\varepsilon_s q N_A\big(2\phi_b+V(y)\big)}$$

위 식을 적분하면 bulk-charge 항이 튀어나온다. 손계산에는 위 box 식(constant-$V_T$)으로 충분하고, body doping이 높거나 $V_{DS}$가 커서 square-law의 오차가 두드러지는 영역, 또는 compact model 수준의 정확도가 필요할 때 bulk-charge 모델을 떠올려보자.

4.5 conductance & transconductance

I–V 곡선을 유도했으니, 이제 그 곡선의 도함수를 본다. MOSFET의 성능은 아래 두 개의 편미분으로 해석된다.

output conductance $g_D = \partial I_D / \partial V_{DS}$ — $V_{DS}$ 방향 기울기다.

$$g_{D}\big|{triode} = \frac{W}{L}\mu{eff}C_{ox}\big(V_{GS}-V_T-V_{DS}\big);\xrightarrow{V_{DS}\to V_{Dsat}};0$$

이상적인 saturation에서는 $g_{D,sat}=0$이다. 그런데 앞에서 본 channel length modulation 때문에 실제로는 $g_{D,sat}=\lambda I_{D,sat} \neq 0$ 으로, 곡선이 완전히 눕지 않고 살짝 우상향한다.

transconductance $g_m = \partial I_D / \partial V_{GS}$ — gate 입력에 출력 전류가 얼마나 민감하게 반응하는가, 곧 증폭의 척도다.

$$g_{m}\big|{triode} = \frac{W}{L}\mu{eff}C_{ox}V_{DS},\qquad g_{m}\big|{sat} = \frac{W}{L}\mu{eff}C_{ox}(V_{GS}-V_T) = \sqrt{2,\frac{W}{L}\mu_{eff}C_{ox},I_{D,sat}}$$

saturation에서 $g_m \propto \sqrt{I_D}$ 관계식이 핵심이다. 즉, $g_m$을 2배로 키우려면 전류를 4배 써야 한다. 증폭을 키우면 전력소모도 커진다.

두 기울기를 나누면 소자가 줄 수 있는 최대 전압 이득(voltage gain)이 나온다.

$$A_v = \frac{g_m}{g_D} = g_m,r_o$$

이 intrinsic gain $A_v$가 analog 설계의 1차 figure of merit이다. $g_m$(잘 반응하는 정도)은 크게, $g_D$(자기 멋대로 새는 정도)는 작게, 위 식을 통해 좋은 증폭 소자의 조건을 알 수 있다.

짧은 요약

여기까지가 "이상적인 MOSFET이 어떻게 on/off 되고 전류를 흘리는가"의 한 걸음 더 들어간 개설이다.

• 수직 — gate가 모으는 전하 $Q_n$. $V_T$는 이 수직 밸브가 열리기 시작하는 지점이고, $(V_{GS}-V_T)$는 그 밸브가 얼마나 열렸는지를 나타낸다(4.2·4.4).
• 수평 — 그 전하를 source에서 drain으로 옮기는 속도 $v$. triode → saturation → pinch-off로 이어지는 이야기는 전부 수평 전압이 전하 분포를 어떻게 바꾸는가에 관한 것이다(4.4).
• 읽기 — 그 동작을 $g_m$·$g_D$·$A_v$라는 기울기로 요약한다(4.5).

그런데 지금까지 살펴본 메커니즘은 다소 거짓말이 많이 섞인 Ideal Type이다. long·wide channel을 가정했고, mobility는 상수로 뒀고, source/drain 저항은 없는 셈 쳤고, $V_G < V_T$면 전류가 딱 0이 된다고 쳤다. 현실의 MOSFET은 이 Ideal Type과 다른 점이 많다. 다음 글에서 좀 더 현실에 가까운 MOSFET을 살펴보도록 한다.