반도체 소자&공정 학습노트(3): Junctions&Contacts(2)

Junctions에 이어 Contacts 차례다. 이번에도 역시 계면에서의 현상 이해가 중요하고, 끝 부분에서는 옹스트롬 스케일에서의 현상을 생각해볼 주제가 있다.

학부 때 반도체공학개론에서 배운 내용이 절반 쯤 되고, 나머지 절반은 취업 준비생 시절에 재료과학 전공자의 시각에서 좀 더 깊이 파고들고 싶어서 IEDM 자료, 3대 저널, 해외 산업전문지 등에서 덧붙인 것들을 정리한 것이다. 그러니 학부 시험 직전에 보면 도움이 되는 글은 아닐 것 같고, 취업 준비를 하면서 반도체 소자 이론과 공정을 함께 보고 싶은 분들께 도움이 될 것 같다.

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2.5 Schottky Barrier Diode (금속–반도체 접합)

금속과 반도체가 붙을 때 금속의 일함수(workfunction)와 반도체의 전자친화도(electron affinity) 차이에 의해 barrier가 형성된다.

Surface States & Fermi Level Pinning

이론적으로는 다른 workfunction을 가진 금속으로 바꾸는 것만으로 barrier 높이를 조절할 수 있어야 한다. 그런데 실제 Si 표면에는 격자가 끊기면서 생기는 surface state(표면 상태)가 필연적으로 존재하여, 금속 선택만으로 barrier 높이가 결정되지 않는다. 덧붙이자면, Si 결정은 Diamond Cubic 구조로 4개의 다른 Si 원자와 연결되어 있어야 하는데, surface의 Si는 1~3개의 Si 원자와만 연결된 경우도 발생한다.

Surface state 밀도가 높으면, 금속을 바꿔도 barrier 높이가 거의 변하지 않는다. 이를 Fermi Level Pinning이라 한다. Fermi level이 surface state의 중립 에너지 근처에 "고정"되어 버리는 현상으로, 이 때문에 실제 barrier는 이론값보다 크게 나온다.

Image Force Barrier Lowering

전자가 금속 표면 근처에 오면, 금속이 분극되면서 마치 반대 전하가 있는 것처럼 인력이 작용한다(image charge 효과). 이 인력 때문에 전자의 퍼텐셜 에너지가 낮아져서 겉보기 barrier가 낮아지는 효과가 생긴다.

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2.6 MS Contact에서 전류 흐름

Forward bias를 걸었을 때 MS Contact에서 캐리어가 이동하는 메커니즘은 세 가지이다.

① Thermionic Emission (열전자 방출) — 주 메커니즘

금속의 일함수보다 큰 에너지를 가진 전자들이 barrier를 넘어 "증발"하듯 이동한다.

산업적 활용 → Schottky Diode, RF/고주파 소자: majority carrier만 이용하므로 minority carrier 축적이 없다. 역방향 전환 시 recombination delay가 없어 switching이 매우 빠르다(수 ps). RFID, 고주파 믹서, 전력 변환 회로에서 일반 PN junction 대신 사용한다.

② Minority Carrier Injection (금속 → Si)

산업적 관점 → 의도적으로 억제하는 대상: Schottky diode에서 높은 forward bias 시 barrier height가 bandgap의 절반보다 커지면 발생하여 스위칭 속도를 떨어뜨린다. 높은 forward bias에서는 불가피하며, surface inversion에 의한 hole injection이 발생한다.

③ Tunneling (Si → 금속) — Ohmic Contact 형성의 핵심

전자 농도가 높을 때 양자역학적으로 barrier를 통과한다.

산업적 활용 → 모든 트랜지스터의 S/D Contact: S/D처럼 heavily doped 영역과 금속 사이에서 의도적으로 tunnel current를 유도한다. 도핑을 충분히 높이면(>10²⁰ cm⁻³) barrier가 얇아져 열전자 방출 없이도 tunneling으로 전류가 흐르고, 이것이 ohmic 특성을 만든다.

Tunneling 물리적 상세

WKB(Wentzel-Kramers-Brillouin) 근사로 보는 tunneling:

공핍층 폭은 도핑 농도에 반비례한다($W \propto 1/\sqrt{N_D}$). 도핑이 극도로 높아지면 barrier의 폭이 수 nm로 좁아져 캐리어가 고전적으로 barrier를 "넘지" 않아도 양자역학적으로 "통과"한다.

tunneling 전류밀도는 대략적으로:

$$J_{tunnel} \propto \exp\left(-\frac{4\pi}{h}\sqrt{2m^* q\phi_B} \cdot d\right)$$

여기서 $\phi_B$는 barrier height, $d$는 barrier 폭이다. $d$에 대한 지수함수적 의존성 때문에 도핑 증가 → barrier 폭 감소 → tunneling 전류 지수적 증가로 이어진다. ohmic contact에서 금속을 바꾸기보다 도핑을 높이는 방식으로 해결하는 이유가 여기에 있다.

Schottky Barrier Diode의 장점

일반 PN junction 다이오드와 달리 majority carrier만 사용한다. minority carrier injection이 없으므로, 역방향 전환 시 minority carrier가 빠져나가길 기다릴 필요가 없어서 스위칭 속도가 매우 빠르다. 다만 barrier height가 bandgap의 절반보다 커지면 표면 반전층(surface inversion)이 생겨 hole injection이 발생하고, 이 장점이 희석된다.

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2.7 Ohmic Contact

저항으로 작동하는 단순한 금속–반도체 접촉이다. contact resistance를 낮추는 것이 핵심 목표다.

Contact Resistance 결정 인자

• contact 바로 아래의 carrier(dopant) 농도 — 가장 중요
• contact 크기 (면적)
• 전류 균일도
• barrier height
• 계면(interface) 특성

$$R_C = \frac{\rho_c}{A_{\text{effective}}}$$

(이상적인 경우, Uniform Current Density 조건)

barrier height 자체를 낮추는 건 금속 선택의 제약이 많아 어렵다. 그래서 실질적으로는 dopant 농도를 최대한 높여서 tunneling을 유도하는 방식으로 저항을 낮춘다.

Specific Contact Resistance 목표값

최신 소자에서 요구하는 10⁻⁸ Ω·cm²을 달성하려면 10²¹ cm⁻³ 이상의 dopant 농도가 필요하다. 그런데 이는 Si의 고용도 한계(solid solubility limit)를 초과하는 수치다. 그래서 초고농도 도핑 및 활성화 기술 개발이 반도체 공정의 핵심 과제가 된다.

Silicide–Si Interface

Silicide의 역할: Silicide 기술은 diode용 신뢰성 높은 contact 형성에서 시작하여, local wiring용 고전도 경로 생성, MOSFET용 저저항 contact 형성 등으로 용도가 발전해왔다. CMOS Tech.에서의 선택지는 TiSi₂, CoSi₂, NiSi 세 가지 정도가 알려져 있다.

노드별 전환 히스토리:

• TiSi₂ (초기~180nm): 최초의 salicide 재료. 높은 열안정성, self-alignment 능력, 낮은 저항률이 장점이었으나, linewidth가 좁아지면서 C54 phase(최저 저항 상) 형성이 어려워지는 bridging effect 문제가 발생했다.
• CoSi₂ (180nm~90nm): TiSi₂를 대체. 더 낮은 저항률, 우수한 열안정성, 선택적 에칭 능력이 장점이었으나, Si 소모가 크고 native oxide에 민감한 junction spiking 문제가 있었다. 서브-100nm에서는 ultra-shallow junction 보존이 어려워졌다.
• NiSi (90nm~14nm): CoSi₂를 대체. 낮은 반응 온도, 낮은 Si 소모, narrow linewidth effect 없음이 장점. 다만 nickel pipe/spike 문제와 NiSi agglomeration이 과제였다.
• TiSi₂, CoSi₂, NiSi 모두 mid-gap silicide여서 Fermi level이 Si bandgap 중간에 고정된다. 이로 인해 silicide–S/D 접합 사이에 Schottky barrier가 형성되어 기생 저항이 생기는 문제가 있으며, 미래 CMOS 세대를 위해 p형에는 PtSi, n형에는 희토류 silicide 같은 band-edge silicide가 필요하다.

Junction Spiking이란: Silicide 형성 시 금속이 Si 내부로 비균일하게 파고드는 현상이다. 접합 깊이(junction depth)가 수십 nm로 얕아지면 spike가 접합을 관통해 누설 전류가 폭발적으로 증가한다.

Dopant Segregation: Silicide–Si 계면에서 dopant가 편석(segregation)되면 오히려 계면 저항이 올라갈 수 있다. Silicide가 Si 내부로 파고드는 spike 현상도 전류 경로에 영향을 준다.

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2.8 배선 재료와 Electromigration

Electromigration이란?

Electromigration은 도체 내에서 전도 전자와 금속 원자 사이의 운동량 전달로 인해 이온이 점진적으로 이동하는 현상이다. 전자풍(electron wind)에 의해 원자가 한쪽으로 밀리며, 밀려가는 쪽에는 hillock(혹)이 생기고 반대쪽에는 void(구멍)가 생겨, 궁극적으로 배선이 단선(open) 또는 단락(short)되어 회로가 고장난다.

메커니즘

① 직접 전기력 (Direct Electrostatic Force): 금속 이온은 양전하를 띠므로 전기장 방향(+→-)으로 힘을 받는다. 전자 이동 방향의 반대다.

② 전자풍력 (Electron Wind Force): 전자들이 높은 전류 밀도로 흘러가면서 금속 원자와 충돌해 운동량을 전달한다. 수많은 전자가 금속 원자를 전자 흐름 방향(음극→양극)으로 밀어내며, 두 메커니즘 중 dominant한 쪽이다.

실온에서 금속 원자가 격자에서 이동하려면 vacancy(빈자리)가 있어야 한다. 전자풍이 원자를 한쪽으로 계속 밀면, 한쪽에 원자가 쌓이고(hillock), 반대쪽에 vacancy가 누적된다(void).

확산 경로와 활성화 에너지

금속 원자가 이동하는 경로는 세 가지다. 활성화 에너지가 낮을수록 원자가 쉽게 이동한다.

• 격자 확산 (bulk diffusion): 활성화 에너지 가장 높음. 결정 내부, 고온에서 지배적.
• 입계 확산 (grain boundary diffusion): 중간. 결정립 경계면. Al의 주 확산 경로 ($E_a \approx 0.4$~$0.5$ eV).
• 계면 확산 (interface diffusion): 가장 낮음. 금속–cap층 계면. Cu의 주 확산 경로 ($E_a \approx 0.7$~$0.9$ eV).

Black's Equation — 수명 예측 공식

$$\text{MTTF} = A \cdot J^{-n} \cdot \exp\left(\frac{E_a}{kT}\right)$$

• $J$: 전류 밀도. 배선이 가늘어질수록 같은 전류에서 $J$가 급증한다.
• $E_a$: 활성화 에너지. 클수록 원자가 이동하기 어렵고, MTTF가 지수적으로 증가한다.
• $T$: 온도. 높을수록 원자 이동이 쉬워져 MTTF가 급격히 감소한다.
• $n$: 보통 1~2 (전류 밀도 의존성 지수)

배선이 10배 가늘어지면 단면적이 1/100이 되어 $J$가 100배 증가하고, MTTF는 $(100)^2 = 10{,}000$배 감소할 수 있다. 이것이 첨단 노드에서 EM이 갈수록 심각한 이유다.

배선 재료별 비교

특성	Al	Cu	Co	Ru
비저항 (bulk, μΩ·cm)	2.65	1.68	~6.0	~7.1
녹는점 (°C)	660	1,085	1,495	2,334
EM 활성화 에너지 Ea (eV)	~0.5 (grain boundary)	~0.7–0.9 (interface)	~1.5–1.7	≥1.5
허용 전류 밀도 한계	~0.5–1 MA/cm²	~1–5 MA/cm²	5–10 MA/cm²	유사하거나 높음
Thin film 저항 증가율	보통	매우 큼 (MFP ~39 nm)	작음 (MFP ~10 nm)	작음 (MFP ~6.6 nm)
Barrier 필요성	불필요 (측면)	TaN/Ta 4면 필요	얇은 adhesion층만	얇은 adhesion층만

MFP(Mean Free Path)가 짧을수록 좁은 배선에서 표면/계면 산란에 의한 저항 증가가 상대적으로 적다. Cu의 MFP(~39nm)가 현재 배선 폭(10nm대)을 훨씬 초과하기 때문에 전자 대부분이 계면에서 산란되어 실효 비저항이 bulk 값보다 훨씬 높아진다. Co(~10nm)와 Ru(~6.6nm)는 이미 배선 폭과 비슷하거나 작아서 이 문제가 훨씬 덜하다.

Cu Metallization 도입 배경 (1997년)

1980년대 중반부터 Al 배선의 한계가 예측되었다. 배선이 가늘어질수록 저항이 커지고, electromigration에 의해 회로가 파단되는 문제가 점점 심각해졌다. 1997년 IBM이 220nm 노드에서 Cu 배선을 최초 적용했으며, Cu는 Al 대비 배선 저항을 약 45% 낮추고 electromigration 내구성을 100배 향상시켰다.

사실 비저항이 더 낮은 Cu 보다 Al이 먼저 쓰였던 이유는 etching이 어려워서서 electroplating 및 CMP가 필요했는데, 1990년대 후반까지 걸렸다. 자세한 사항은 공정에서 다시 다루기로 한다.

Cu 도입은 기존의 Tungsten via / Aluminum line 구조를 대체했으며, 건식 공정(플라즈마 식각, 증착)을 전기도금(electroplating)과 CMP 같은 습식 공정으로 교체하는 패러다임 변화를 가져왔다. Cu는 반응성 이온 식각으로 패터닝할 수 없었기 때문에, 절연막을 먼저 파고 Cu를 채워넣는 Dual Damascene 공정이 개발되었고, Cu Metallization이 상용화된다.

Co/Ru 도입 — Cu의 한계를 넘어서

7nm 이하 노드에서 Cu의 새로운 문제가 등장했다. 배선 폭이 전자 평균 자유 경로(~39nm)에 근접하면서 Cu의 실효 비저항이 bulk 값보다 훨씬 커지고, barrier layer(TaN/Ta)가 좁은 배선 단면의 상당 부분을 차지해 실제 Cu 단면이 줄어들었다. 10nm 폭 배선에서 barrier와 liner를 모두 증착하면 실제 구리가 채우는 폭은 4~5nm밖에 남지 않는다. Barrier층을 포함한 전체 라인 저항 기준으로 약 12nm 이하 linewidth에서 cobalt와 ruthenium이 구리보다 유리해진다.

회사별 Co/Ru 전략 비교:

• Intel: 10nm에서 M0·M1에 Co fill을 최초 도입(가장 공격적). Co가 W 대비 저항 50% 감소, EM 5–10× 개선을 목표했으나, gap-fill 불량(void)과 SAQP 조합으로 심각한 수율 문제를 경험했다.
• TSMC: 7nm에서 Co contact plug 도입. 배선 자체는 Cu를 유지하면서 N3E부터 Ru liner를 도입해 contact 저항 20–30%, via 저항 60% 감소를 달성했다. 점진적이고 안정적인 접근이다.
• Samsung: Co contact 도입 후, 3nm에서 TaN/Ru-Co bilayer liner 최적화. Co 단독 대비 void 87% 감소, line 저항 14% 개선.
• GlobalFoundries: Co contact 도입, 배선은 Cu 유지. 보수적 접근 후 첨단 노드에서 철수.

현재 추세는 Co보다 Ru가 liner 재료의 주류로 부상하고 있으며, 궁극적으로 Cu까지도 Ru 혹은 Mo(몰리브덴)로 대체하는 연구가 진행 중이다.

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참고: Gap-fill이란?

정의

Gap-fill은 좁은 홈(gap)이나 구멍(hole)을 재료로 완전히 채우는(fill) 공정이다. 반도체 배선 공정에서는 절연막에 좁은 trench(배선 홈)나 via(층간 연결 구멍)를 식각한 뒤, 이 구멍 안에 금속이나 유전체를 증착해서 완전히 채워야 한다.

Cu Damascene 공정에서는 trench와 via를 절연막에 먼저 파고, 구리로 과충전한 뒤 CMP로 상면을 평탄화한다.

Aspect Ratio와 Pinch-off

문제는 홈의 종횡비(Aspect Ratio = 깊이/폭)다. 폭이 좁고 깊을수록 재료가 입구부터 먼저 막혀버리는 pinch-off가 발생하고, 내부에 빈 공간(void)이 생긴다.

void가 생기면 전기 저항이 증가하고(단면적 감소), 신뢰성이 저하되며(열/EM 스트레스로 void 확대), 최악의 경우 open failure(단선)가 발생한다.

Cu는 전기도금(electroplating)으로 bottom-up fill이 가능해 void가 잘 생기지 않지만, Co는 CVD나 도금 방식에서 bottom-up fill이 Cu만큼 잘 되지 않아 입구를 먼저 막는 경향이 있다. Intel 10nm에서 cobalt gap-fill의 핵심 문제가 바로 이 void 형성이었다. Samsung의 Ru-Co bilayer가 순수 Co 대비 void를 87% 줄인 것도 이 gap-fill 문제를 개선한 결과다.

적용 범위

배선뿐 아니라 여러 공정 Step에 적용된다.

• STI (Shallow Trench Isolation): 소자 간 절연을 위해 Si에 파 놓은 trench를 SiO₂로 채움
• Contact/via plug: W(텅스텐)을 CVD로 좁은 contact hole에 채움
• Metal interconnect: Cu, Co, Ru를 trench에 채움
• Gate: High-k/metal gate 공정에서 게이트 trench를 fill

첨단 노드로 갈수록 AR이 높아져서 gap-fill은 공정 개발에서 항상 가장 어려운 과제 중 하나다. 해결 방법은 공정을 다룰 때 다시 보도록 한다.

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위 내용들은 업무 경험과 무관하게 논문이나 발표문 서치로도 충분히 찾을 수 있는 정보다. 즉, 개별 회사들이 실제로 해당 기술을 제품에 적용하고 있는지는 모른다.

10년 전 TSMC와 Samsung Foundry가 Logic Tech.의 강자로 떠오를 즈음, Intel의 부진 원인으로 재무 출신이 CEO를 맡아서라는 조직적 원인도 물론 지목되곤 했으나, 야심찬 Co Metal Interconnect 프로젝트에서 수율이 잘 나오지 않는다는 설도 함께 거론됐다. 재료의 선택은 이토록 치명적일 수 있다.

한편 회사들마다 동일한 재료를 선택하는 경우에도 왜 각기 다른 수율, 성능, 신뢰도를 기록하는 걸까? 눈썰미가 좋다면 답을 이미 눈치챘을 수도 있다. Schottky Barrier에서도, Electromigration에서도 보았듯이, 표면공학이 여기서 중요해진다. 화장품에서도 표면처리가 굉장히 중요하지만, 반도체와 같은 극미세 제조에서도 마찬가지다.