반도체 소자&공정 학습노트(2): Junctions&Contacts(1)

이전 글 학습노트(1)에서 Si의 물성을 다뤘는데, 사실 Si만 잘 안다고 해서 반도체 소자를 이해한 것은 아니다. 오히려 반도체 소자의 진가는 계면(interface)에서의 현상을 이해하는 데 있다고 해도 과언이 아니다. Junction과 Contact에 대한 이해는 legacy 노드에서부터 소자 특성을 파악하는 데 중요했고, 선단 노드로 가면서 옹스트롬(Å) 스케일에서 scaling이나 배선 미세화와 관련해 새로 발생하는 이슈들을 해결하는 것이 주요 과제가 되어왔다.

이 글의 절반쯤은 학부 때 반도체공학개론에서 배운 내용이고, 나머지 절반은 취업 준비생 시절에 재료과학 전공자의 시각에서 좀 더 깊이 파고들고 싶어서 IEDM 자료나 학술지, 해외 산업전문지 같은 데서 덧붙인 것들을 정리한 것이다. 그러니 학부 시험 직전에 본다고 도움 되는 글은 아닐 것 같고, 취업을 준비하면서 반도체 소자 이론과 공정을 함께 보고 싶은 분들께 도움이 될 듯하다.

※ 모바일에서는 LaTeX로 쓴 수식이 제대로 안 보일 수 있다. 데스크톱에서 보시는 것을 추천드린다.

2.1 기본 개념

Junction과 Contact의 정의

Junction이란 두 가지 다른 재료가 맞닿는 경계면이다. p형 반도체와 n형 반도체가 붙으면 PN-junction, 서로 다른 반도체끼리 붙으면 Hetero-junction, 금속과 반도체가 붙으면 Metal–Semiconductor Contact가 된다.

Contact의 유형은 크게 두 가지이다.

• Ohmic Contact: 전류가 양방향으로 자유롭게 흐른다. 저항처럼 작동하며 I–V 그래프가 원점을 지나는 직선 형태이다.
• Rectifying Contact: 한쪽 방향으로는 잘 흐르고 반대 방향으로는 잘 안 흐르는 비대칭 특성을 보인다. 다이오드처럼 동작하며 스위칭 속도가 중요한 곳에 쓴다.

여담으로, Rectifying Contact의 산업적 활용은 라디오 수신에서 시작됐다. 1874년 Ferdinand Braun이 galena 결정(황화납, PbS)에 가는 금속선을 접촉시켰을 때, 전류가 한쪽 방향으로만 흐른다는 금속-반도체 contact에서의 정류(rectification) 현상을 최초로 발견했다. 이후 1894년 인도의 물리학자 Jagadish Chandra Bose가 결정 detector를 라디오 수신에 처음 활용했고, 1901년 결정 정류기로 특허를 출원했다. G. W. Pickard는 이를 실용적인 라디오 부품으로 발전시키면서 1902년부터 다양한 결정 물질의 정류 특성을 체계적으로 연구했다. 초창기 라디오 수신기인 crystal radio는 galena 결정에 가느다란 금속선을 눌러 contact을 형성했는데, 당시에는 왜 작동하는지 물리적으로 전혀 이해되지 않은 채로 사용되고 있었다. (재료공학의 역사에서 재미있는 사실 중 하나는, 에디슨의 필라멘트를 포함해서 이해보다 사용이 선행하는 경우가 의외로 많다는 점일 것이다.) 이후 Walter Schottky가 1938년에 와서야 이 금속–반도체 접합의 정류 거동을 이론적으로 설명하면서 Schottky barrier라는 이름이 붙게 된다.

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2.2 PN Junction 형성 원리

왜 Depletion Region이 생기나?

p형에는 정공(hole)이, n형에는 전자(electron)가 많다. 둘을 붙이면 농도 차이(concentration gradient) 때문에 전자는 p쪽으로, 정공은 n쪽으로 확산(diffusion)된다. 이동하다 서로 만나 재결합(recombination) 하면서, 그 경계 근처에는 이온만 남은 영역, 즉 Depletion Region(공핍층) 이 생긴다.

이 영역에는 이온만 있어서 전기장(E-field)이 형성되고, 이 전기장이 더 이상의 확산을 막는다 — 이것이 평형 상태이다. 이때 전기장에 의한 drift 전류와 농도 차이에 의한 diffusion 전류가 정확히 상쇄된다.

Built-in Voltage ($V_{bi}$) — 물질 결정 + Implant 미세 조절

공핍층에 걸리는 전압이다. 외부 전압이 없어도 내부적으로 존재하며, carrier가 넘어야 할 "장벽 높이"이다.

$$V_{bi} = \frac{kT}{q} \ln!\left(\frac{N_A \cdot N_D}{n_i^2}\right)$$

여기서 $n_i$는 재료의 본질적 특성(밴드갭, 온도)에 의존하고, $N_A$, $N_D$는 implant로 조절한다. 즉 물질 선택(Si, Ge, GaAs 등)이 $n_i$를 통해 범위를 결정하고, implant 농도가 그 안에서 미세 조정해서 $V_{bi}$를 control하는 것이다. 예를 들어 Si의 경우 $n_i \approx 10^{10}\ \mathrm{cm^{-3}}$이고 일반적인 도핑 범위($10^{15} \sim 10^{20}\ \mathrm{cm^{-3}}$)에서 $V_{bi}$는 대략 0.6~1.1 V 범위이다. 물질이 Ge로 바뀌면 $n_i$가 커서($\approx 2 \times 10^{13}\ \mathrm{cm^{-3}}$) $V_{bi}$가 전반적으로 낮아진다.

One-sided Junction

한쪽이 훨씬 많이 도핑되어 있으면 공핍층은 덜 도핑된 쪽으로 더 많이 파고든다. 예를 들어 $n^+/p$ 접합이면 공핍층 대부분이 p쪽에 형성된다.

트랜지스터에서 S/D(source/drain)를 well보다 훨씬 많이 도핑하는 이유가 여기에 있다. S/D 쪽 공핍층을 최소화해서, 소자가 작동하는 채널 영역을 온전히 보존하려는 것이다.

Halo Implantation

SCE(ShortChannel Effect) 는 채널 길이($L_{gate}$)가 짧아지면 발생하는 여러 문제를 통칭한다. 핵심 메커니즘을 짚자면,

• DIBL (Drain-Induced Barrier Lowering): 드레인의 높은 전압이 채널 반대쪽인 소스 쪽 barrier까지 낮춰버린다. 채널이 짧으면 드레인의 전기장이 소스까지 "손이 닿기" 때문이다. 결과적으로 $V_{th}$가 낮아지고, 꺼야 할 트랜지스터가 켜지는 문제가 생긴다.
• Vth Roll-off: 채널이 짧아질수록 $V_{th}$가 떨어지는 현상. 소자마다 $V_{th}$가 달라져서 회로 설계가 매우 어려워진다.
• Punchthrough: S/D depletion region이 서로 닿아 채널 제어 불능 상태가 된다.

SCE의 핵심은 짧은 채널에서 게이트가 채널을 전기적으로 제어하는 능력이 저하되는 문제이다. S/D 공핍층이 채널 내부로 침투해, 게이트 전압만으로 완전히 채널을 끌 수 없게 되는 것이다. Halo implant는 S/D 접합 근처의 채널 도핑 농도를 높여서 이 공핍층 침투를 억제하기 위해 도입한 것이다.

Halo implant technology는 250nm → 180nm 전환기(1990년대 후반)에 표준 공정으로 자리 잡았다. 180nm CMOS technology에서 NMOS에는 boron halo, PMOS에는 arsenic/phosphorus halo가 각각 적용되어 단채널 특성을 개선했다는 연구가 보고된 바 있다. 22nm 노드 이하에서도 halo region의 확산을 제어하는 개선된 방법이 계속 연구되고 있다.

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2.3 Forward Bias (순방향 바이어스)

외부에서 p쪽(+), n쪽(−)으로 전압을 걸면:

• 장벽 높이가 $V_{bi} \to V_{bi} - V_F$ 로 낮아진다.
• Majority carrier들이 장벽을 넘어 반대편으로 건너가 minority carrier가 된다. 이것이 minority carrier injection이다.

Low-Level Injection 가정

과학에서의 설명은 단순함이 핵심이다. 이는 소자 분석에서도 마찬가지여서, PN-junction에 bias를 건 상황에서 소자의 전기적 성질을 분석하려면 아래와 같은 low-level injection 모델의 가정이 필요하다.

1. 공핍층 바깥에서는 전압 강하가 없다 (저항이 거의 없다고 봄).
2. 공핍층 안에서는 재결합이 없다 (carrier가 너무 빠르게 지나쳐서).

Low-level injection 모델이 설명력을 갖는 전제는 주입된 minority carrier 농도 ≪ 평형 majority carrier 농도인 경우에 한해서이다.

위 전제가 깨지는 경우:

• High forward bias: 주입 농도가 background 농도에 필적할 만큼 커지면 깨진다.
• 첨단 노드(advanced node): 채널 길이가 줄면서 S/D 농도가 극도로 높아지면($> 10^{20}\ \mathrm{cm^{-3}}$), 오히려 주입되는 영역이 이미 degenerate 상태라 고전적인 minority/majority 구분 자체가 모호해진다. 또한 drain 근처의 강한 전기장 아래 carrier가 velocity saturation 상태에 들어가면서, high-field effects(hot carrier, impact ionization)가 지배적이 되어 단순한 low-level injection 모델로는 설명이 안 된다.
• 태양전지 / 고주입 포토다이오드: 강한 빛 조사 시 photogenerated carrier가 background 농도를 초과하면 Dember effect, BGN(Bandgap Narrowing) 등을 고려해야 한다.
• Bipolar transistor의 base region: 베이스가 매우 얇고 collector bias가 크면 high-injection에서 Kirk effect(베이스 확장 현상)가 발생한다.

Quasi-Fermi Level

평형에서 Fermi-Dirac 분포를 쓸 수 있는 이유는 전자와 정공이 동일한 화학 퍼텐셜을 공유하기 때문이다. Forward bias가 걸리면 minority carrier가 주입되어 전자와 정공이 서로 다른 농도 분포를 갖게 된다. 이때 빠른 intraband 산란을 통해 각 캐리어가 내부적으로는 준평형(quasi-equilibrium) 상태에 있다고 가정된다.

이 가정 하에:

• 전자 농도: $n = n_i \exp!\left(\dfrac{E_{Fn} - E_i}{kT}\right)$
• 정공 농도: $p = n_i \exp!\left(\dfrac{E_i - E_{Fp}}{kT}\right)$

두 식을 곱하면:

$$np = n_i^2 \exp!\left(\frac{E_{Fn} - E_{Fp}}{kT}\right)$$

평형에서는 $E_{Fn} = E_{Fp} = E_F$이므로 $np = n_i^2$ (Mass Action Law, 이전 글에서 다뤘다). Forward bias로 두 quasi-Fermi level이 벌어지면 $np > n_i^2$가 되고, 그 분리 정도가 곧 주입 강도를 나타낸다. 공간적으로는 $E_{Fn}$의 기울기가 전자 전류, $E_{Fp}$의 기울기가 정공 전류와 직접 연결된다.

High-Level Injection

전압을 너무 높이면:

• 공핍층 바깥에서도 전압 강하가 생기고,
• 주입 효율이 떨어지며,
• 잉여 majority carrier의 gradient 때문에 추가 전기장이 생긴다.

그리고 아무리 전압을 올려도 $V_{bi}$까지 가기 전에 줄 열(Joule Heating) 로 소자가 먼저 타버린다.

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2.4 Reverse Bias (역방향 바이어스)

n쪽(+), p쪽(−)으로 전압을 걸면:

• Carrier들이 junction 쪽에서 바깥으로 끌려나간다.
• 공핍층이 더 넓어지고 장벽도 높아진다.
• 전기장의 peak 값이 증가한다.

약한 역전압 — Reverse Leakage Current

이상적으론 전류가 안 흘러야 하지만, 열에 의해 전자-정공 쌍이 생성(thermal generation)되면서 누설 전류의 원인이 된다. 누설 전류의 carrier는 아래와 같다.

1. 공핍층 안에서 생성된 carrier
2. 중성 영역에서 생성되어 확산해온 minority carrier

강한 역전압 — Impact Ionization과 Zener Breakdown

전기장이 매우 강해지면 주요하게는 두 가지 항복(breakdown) 메커니즘이 작동해 소자 신뢰성에 문제를 일으킨다.

Avalanche Breakdown

$E$-field $\sim 3 \times 10^{5}\ \mathrm{V/cm}$ 이상에서 impact ionization이 본격적으로 발생한다.

Impact Ionization의 물리적 메커니즘

Impact ionization은 에너지가 높은 전하 캐리어가 가전자대(valence band)에 묶여 있는 전자를 전도대(conduction band)로 올려 전자-정공 쌍을 생성하며, 그 과정에서 자신의 에너지를 잃는 과정이다. 물리적으로는 결정 격자의 공유 결합을 이루는 가전자대 전자와의 Coulomb 상호작용(충돌) 이다.

구체적으로 트랜지스터에서 impact ionization이 왜 문제가 되는지 살펴보자. 트랜지스터가 켜진 상태에서, drain 근처의 강한 전기장 때문에 이 영역의 캐리어는 충분한 운동 에너지를 얻어 격자 원자를 이온화시킬 수 있다. 이 충돌로 전자가 가전자대에서 떠나면서 정공을 남긴다. 생성된 정공은 substrate로 흘러 substrate 누설 전류를 증가시키고, 방출된 고에너지 전자(hot carrier)는 drain current의 일부가 된다. 이 이차(secondary) 전자-정공 쌍도 높은 에너지를 가질 수 있어 avalanche 효과가 촉발되고, 캐리어 밀도가 폭발적으로 증가한다.

Hot carrier가 gate oxide 쪽으로 이동해 산화막에 침투하면, 시간에 따른 oxide 열화로 신뢰성 문제(Hot Carrier Injection, HCI)를 야기할 수도 있다.

Zener Breakdown

Tunneling에 의해 전류가 흐르는 현상이다. 주로 heavily doped 접합에서 나타난다.

온도의 영향: 온도 증가 → 밴드갭 감소 → tunneling 전류 증가. 그러나 온도 증가 → phonon 산란 증가 → impact ionization 확률 감소. 소자에서 breakdown issue를 해결할 때, 두 메커니즘이 온도에 반대로 반응한다는 점을 이용하면 어떤 breakdown이 지배적인지 원인을 파악할 수 있다.

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내용을 상세히 보충하려다 보니 분량이 너무 길어져서, Si–Metal Contact에 관한 내용은 다음 글에서 다루기로 한다. 공학 이론은 한 번 파고들면 원리부터 응용까지 언제나 호기심에는 끝이 없는 것 같다.