반도체 소자&공정 학습노트(4): MOS Capacitor

학습노트(2)와 (3)에서 Junction과 Contact, 두 재료가 맞닿는 계면(interface)이야기를 했다. 사실 반도체 소자의 진짜 주인공은 게이트에 전압을 걸어서 반도체 표면의 전하 상태를 마음대로 바꾸는 MOS Capacitor다. MOS 커패시터를 이해한다는 건 곧 MOSFET 트랜지스터의 채널(Channel)이 어떻게 켜지고 꺼지는지를 이해하는 것이기 때문이다. 디지털 기술 전체의 원류가 결국 "전압으로 표면을 제어한다"는 발상 하나에 맞닿아 있는 셈이다.

이 글도 절반쯤은 학부 때 반도체공학개론에서 배운 내용이고, 나머지 절반은 취업 준비생 시절에 재료과학 전공자의 시각에서 좀 더 깊이 파고들고 싶어서 IEDM 자료나 학술지, 해외 산업전문지 같은 데서 덧붙인 것들을 정리한 것이다. 그러니 학부 시험 직전에 본다고 도움 되는 글은 아닐 것 같고, 취업을 준비하면서 반도체 소자 이론과 공정을 함께 보고 싶은 분들께 도움이 될 듯하다.

※ 모바일에서는 LaTeX로 쓴 수식이 제대로 안 보일 수 있다. 데스크톱에서 보시는 것을 추천드린다.

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3.1 Gate Material

반도체 기술의 발전사는 "게이트를 무엇으로 만들 것인가"의 역사이기도 하다. Gate Material 변경의 동기는 저항을 줄이는 것, 그리고 누설(leakage)과 공핍(depletion)을 막는 것 두 가지다.

처음엔 알루미늄 금속을 썼다. 단순하긴 한데, 게이트를 먼저 놓고 그것을 기준으로 소스/드레인을 자동 정렬(self-align)하는 게 안 됐고, 무엇보다 이후 공정의 고온 열처리를 버티지 못했다. 그래서 도핑된 폴리실리콘(poly-Si)으로 넘어간다. 폴리는 고온을 견디니까 게이트를 먼저 만들어 두고 그걸 마스크 삼아 소스/드레인을 형성하는 self-aligned 공정이 가능해졌고, 도핑 종류(n⁺/p⁺)로 일함수(workfunction)까지 조절할 수 있어서 오랫동안 표준이 됐다.

여담이지만, Silicon gate technology를 실용화한 사람이 페어차일드에서 인텔로 건너간 Federico Faggin이고, 그 기술이 1971년 세계 최초의 마이크로프로세서 Intel 4004로 이어진다.

문제는 폴리가 결국 반도체라 금속만큼 저항이 낮지 않다는 점이다. 그래서 폴리 위에 금속성 실리사이드(silicide) 를 얹어(salicide/polycide) 면저항을 낮춘다. 그런데도 폴리에는 더 치명적인 약점이 하나 있었다. 게이트에 전압을 걸면 폴리 자신의 표면도 살짝 공핍돼서, 마치 절연막이 더 두꺼워진 것처럼 커패시턴스가 떨어진다 (poly depletion). 미세화가 진행될수록 이 손실을 더는 무시할 수 없게 됐다.

결국 다시 금속 게이트로 회귀하는데, 이번엔 절연막도 함께 바꿔서 금속 게이트 + High-K 절연막(HKMG) 조합으로 간다. 금속은 공핍이 없고, High-K는 유전율이 높아서 물리적으로는 두껍게 만들어도 전기적으로는 얇게(낮은 EOT) 동작하므로 터널링 누설을 억제할 수 있다. 절연막이 SiO₂에서 High-K로 바뀐 것도 같은 맥락이다. SiO₂를 너무 얇게 만들면 전자가 절연막을 그냥 뚫고 지나가는 터널링 전류가 폭증하기 때문이다.(아래 3.8, 3.9에서 더 자세히 다룬다)

HKMG 전환은 산업사적으로도 큰 사건이었다. 인텔이 2007년 45nm 노드(Penryn)에서 Hf 계열 High-K와 금속 게이트를 처음 양산했는데, Gordon Moore가 이걸 두고 "1960년대 후반 이래 트랜지스터 기술에서 가장 큰 변화"라고 평했다고 한다. 그만큼 게이트 재료 하나 바꾸는 일이 오래 미뤄졌고 또 어려웠다는 뜻이다.

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3.2 Ideal MOS

복잡한 실제 소자를 분석하기 전에, 결함이 하나도 없는 깨끗한 상태를 먼저 이해해보자. 이상적(ideal) MOS는 세 가지를 가정한다.

1. 절연막으로 전류가 전혀 안 흐른다 (zero current through dielectric)
2. 절연막 내부(bulk)와 계면에 전하가 없다 (zero charge)
3. 게이트와 반도체 사이에 접촉 전위차가 없다 (zero contact potential)

이 상태에서 전압을 안 걸면 Flat Band(평탄대역) 조건이 된다. 반도체 내부의 다수 캐리어가 이온화된 불순물과 정확히 균형을 이뤄서, 에너지 밴드가 표면(surface)에서든 내부(bulk)에서든 휘지 않고 평평한 상태다. 이 "전압 0의 기준점"이 모든 MOS 분석의 출발점이 된다.

(참고로, 이 ideal MOS에서 출발해 비이상성을 하나씩 되살려가는 분석 방식의 교과서적 원형이 Andrew Grove의 Physics and Technology of Semiconductor Devices (1967)다. 인텔 3인방 중에서도 학문·기술·경영을 두루 아우른, 좀 독특한 결의 인물이다.)

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3.3 전압을 걸면 표면에서 벌어지는 일

게이트에 전압을 걸면 절연막 너머 반도체 표면에 반대 부호의 전하가 유도된다. 절연막은 전류를 안 통하므로 게이트 전하와 반도체 전하는 항상 크기가 같고 부호가 반대다.

$$Q_s = -Q_m$$

p형 기판(NMOS) 기준으로 게이트 전압을 올려가면 세 단계를 거친다.

Accumulation(축적): 게이트에 음전압을 걸면 다수 캐리어인 정공(hole)이 표면으로 몰려 쌓인다. 표면이 더 강한 p형이 되는 셈이다.

Depletion(공핍): 게이트에 작은 양전압을 걸면 정공이 표면에서 밀려나고, 음전하를 띤 고정 이온(ionized acceptor)만 남은 공핍층이 생긴다. 아직 전자는 거의 없다.

Inversion(반전): 전압을 더 올려 문턱전압 $V_T$를 넘으면, 표면에 소수 캐리어인 전자가 모여들어 얇은 전도층(inversion layer)을 만든다. 원래 p형이던 표면이 n형처럼 "반전"된 것이다. 표면 전위 $\psi_s$가 페르미 준위 차이의 두 배($2\phi_F$)에 도달하는 지점이 강반전(strong inversion)의 시작이다.

일단 반전층이 만들어지면, 게이트 전압을 더 올려도 그 추가 전압은 거의 전부 반전층의 전자를 늘리는 데 쓰인다. 공핍층은 더 이상 깊어지지 않고 최대 깊이 $x_{d,max}$에서 멈춘다. 왜일까? 표면에 모인 전자의 바다가 게이트의 전기장(E-field)을 차단(shielding)해서, 그 아래 공핍 영역까지 전기장이 더 침투하지 못하게 막기 때문이다. 그래서 게이트 전압은 절연막에 걸리는 몫과 표면에 걸리는 몫으로 나뉘어 다음처럼 표현된다.

$$V_G = V_{ox} + \psi_s$$

이 shielding 개념이 중요한 이유는, 곧 나올 C–V 곡선과 양자효과를 이해하는 열쇠이기 때문이다. "전자 바다가 전기장을 가린다"는 표현을 기억해두면 뒷 부분을 이해하기 그리 어렵지 않다.

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3.4 MOS Capacitance

MOS 전체의 커패시턴스는 두 개의 커패시터가 직렬로 연결된 것으로 본다. 하나는 변하지 않는 산화막 커패시턴스다.

$$C_{ox} = \frac{\epsilon_{ox}}{t_{ox}}$$

이건 절연막의 유전율($\epsilon_{ox}$)과 두께($t_{ox}$)로만 정해지므로 전압($V$)이나 주파수($f$)와 무관하게 일정하다.

다른 하나는 반도체 쪽 커패시턴스 $C_{Si}$인데, 이건 표면 상태(공핍층 깊이)에 따라 변한다. 즉 표면 전위 $\psi_s$와 게이트 전압 $V_G$에 종속적이다. 두 커패시터가 직렬이므로 전체는 다음과 같다.

$$\frac{1}{C_{total}} = \frac{1}{C_{ox}} + \frac{1}{C_{Si}}$$

직렬 연결에서는 더 작은 쪽이 전체를 지배한다는 점이 핵심이다. 공핍이 깊어져 $C_{Si}$가 작아지면 전체 $C$도 떨어지고, 축적이나 반전 상태로 $C_{Si}$가 매우 커지면 전체는 $C_{ox}$에 수렴한다. (학창시절 옴의 법칙을 달달 외웠다면 직관에 살짝 반할 수 있는데, 저항으로 치면 직렬이 아니라 병렬과 똑같은 수학 꼴이다. 분모에 역수로 들어가니까 그렇다.)

여기서 EOT(Equivalent Oxide Thickness, 등가 산화막 두께) 개념이 나온다. High-K 같은 다른 절연막을 SiO₂ 두께로 환산한 값으로, "이 High-K 막이 전기적으로는 SiO₂ 몇 nm에 해당하는가"를 나타낸다.

$$\text{EOT} = t_{\text{high-K}} \cdot \frac{\epsilon_{ox}}{\epsilon_{\text{high-K}}}$$

High-K는 유전율이 크니까, 물리적으로 두껍게 만들어도 EOT는 작게 유지된다. 두꺼우면 터널링이 줄어드니, "전기적으로는 얇고 물리적으로는 두꺼운" 이상적 조합이 완성된다. 3.1에서 HKMG로 회귀한 이유가 이 한 줄짜리 수식에 다 들어 있는 셈이다. (그럼 실제로 어떤 물질을 High-K로 쓰는지는, 누설까지 다룬 뒤 3.9에서 따로 정리한다.)

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3.5 Low-Frequency vs High-Frequency C–V

C–V 곡선은 게이트 전압을 천천히 바꿔가면서, 그 위에 작은 AC 신호를 얹어 커패시턴스를 측정한 것이다. 반도체 소자나 공정 관련 논문에 C–V가 거의 빠짐없이 등장하는데, 이유는 "측정" 때문이다. Gate stack 하나에 대해 두께(EOT), 도핑 농도, 문턱전압($V_T$), 결함을 한 번에, 그것도 비파괴 방식으로 알아낼 수 있는 전기적 진단법이 바로 C–V 측정이다. 특히 같은 소자를 저주파·고주파 AC 신호로 각각 측정한 뒤 그 차이를 비교하면 계면 포획(트랩) 밀도(interface trap density, $D_{it}$)를 정량적으로 산출할 수 있다. 3.7에서 다시 나오지만, 두 곡선이 벌어지는 정도가 곧 계면 결함의 양이기 때문이다.

그런데 이 AC 신호의 주파수에 따라 반전 영역의 모양이 완전히 달라진다. 이유는 소수 캐리어(전자)의 반응 속도 때문이다.

Low-Frequency: 신호가 천천히 흔들리므로 소수 캐리어가 충분히 따라온다. 반전층이 신호에 맞춰 늘고 줄 수 있어서, 반전 이후 전체 커패시턴스가 다시 $C_{ox}$로 올라가 수렴한다. 단, 폴리실리콘 게이트라면 앞서 말한 poly depletion 때문에 최대값이 $C_{ox}$보다 작아진다($C_{max} < C_{ox}$). 폴리의 공핍층이 EOT에 더해져 전체 $C$를 끌어내리고, 그 결과 측정된 EOT가 실제 물리 두께보다 두껍게 나온다. (poly depletion이 단순한 손실을 넘어 측정 자체를 왜곡하는 지점이다.)

High-Frequency: 신호가 너무 빨리 전환되어서 소수 캐리어가 따라오지 못한다. 소수 캐리어는 열적 생성/재결합(thermal generation/recombination)이라는 느린 과정으로만 공급되기 때문에 빠른 신호에 반응할 수가 없다. 그래서 신호에는 다수 캐리어만 반응한다. 반전이 시작된 뒤로는 공핍층이 최대 깊이에 고정되어 $C_{Si}$가 일정한 최소값에 머물고, 곡선도 낮은 값에서 평평하게 유지된다.

즉 같은 소자라도 저주파에서는 반전 후 $C$가 다시 올라가고, 고주파에서는 낮게 깔린 채로 끝난다. 처음 배울 때 가장 헷갈리는 부분인데, "소수 캐리어가 신호를 따라잡느냐 못 따라잡느냐"라는 단 하나의 질문으로 갈린다고 생각하면 깔끔하다. 그리고 바로 그 따라잡음의 차이가, 앞서 말한 $D_{it}$ 같은 정보를 곡선에서 읽어내는 통로가 된다.

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3.6 Quantum-Mechanical 효과

미세화로 EOT가 줄고 도핑 농도 $N$이 커지면, Si 표면에 매우 강한 전기장이 생긴다. 이 강한 전기장이 표면 근처를 좁고 깊은 삼각형 모양의 전위 우물(triangular potential well)로 만든다. 캐리어가 이렇게 좁은 공간에 갇히면 더 이상 고전역학으로 설명이 안 되고, 양자역학적으로 다뤄야 한다.

그 결과 캐리어는 우물 안에서 특정 에너지 준위(2D subband)에만 존재할 수 있게 양자화(quantization) 된다. 이로 인해 (1) 반전층이 계면에 딱 붙지 못하고 살짝 안쪽으로 퍼져서 전하 밀도가 낮아지고, (2) 표면 이동도(surface mobility)가 떨어지며, (3) 문턱전압 $V_T$가 올라간다. 게다가 전하의 무게중심(centroid)이 계면에서 멀어지므로, 이것도 유효 EOT를 키우는 또 하나의 요인이 된다.

이는 밴드갭 자체가 넓어지는 게 아니라, 강한 전기장이 conduction band를 양자화된 2D subband들로 쪼개고(split) 캐리어의 운동(motion)이 그 우물 안에 갇혀 양자화되는 표면 양자화 현상을 가리키는 것이다. 학부 땐 그냥 "양자효과"로 뭉뚱그려 외웠던 걸, 취업준비를 하면서 다시 파보는 과정에서 비로소 정확한 메커니즘을 잡았던 기억이 난다.

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3.7 Non-Ideal MOS

이제 3.2에서 일부러 무시했던 결함들을 하나씩 되살린다. 이것들은 공통적으로 C–V 곡선을 가로축으로 밀거나(shift), 모양을 일그러뜨린다(distort).

일함수 차이($\phi_{ms}$): 게이트와 반도체의 일함수가 다르면, 전압을 안 걸어도 이미 밴드가 휘어 있다. 평탄대역을 만들려면 $\phi_{ms}$만큼 전압을 더 걸어줘야 하므로, C–V 곡선 전체가 가로축으로 평행 이동한다.

절연막 전하 4가지 (Deal 명명법):

이 네 가지 전하의 표준 명명법을 정리한 사람이 Bruce Deal이다. 산화 속도를 다루는 그 유명한 Deal–Grove 모델(1965)의 그 Deal 맞다. 표기가 책마다 제각각이던 걸 1980년에 표준화한 덕에 지금도 다들 이 명명을 쓴다.

1. 계면 포획 전하 $Q_{it}$ — Si/SiO₂ 계면의 끊긴 결합(dangling bond)에서 생긴다. 바이어스에 따라 값이 변하며, 수소 어닐(H₂ anneal)로 결합을 메워(passivation) 줄일 수 있다.
2. 고정 산화막 전하 $Q_f$ — 계면 바로 안쪽에 있는 양의 고정 전하로, 산화가 불완전한 부위에서 생긴다.
3. 산화막 포획 전하 $Q_{ot}$ — 산화막 내부(bulk)에 있으며, hot carrier 주입이나 방사선(radiation)으로 생긴다. 어닐로 회복 가능하다.
4. 이동성 이온 전하 $Q_m$ — Na⁺, K⁺ 같은 오염 이온으로, 바이어스와 온도에 따라 절연막 안을 실제로 이동한다. 그래서 C–V 곡선에 히스테리시스(올라갈 때와 내려갈 때 경로가 다름)와 시간에 따른 불안정을 일으킨다.

마이클 말론의 『인텔: 끝나지 않은 도전과 혁신』에는 클린룸에 얽힌 재밌는 일화가 나온다. 1960년대 초 MOS 트랜지스터는 동작이 도무지 안정적이지 않아 한때 "쓸 수 없는 기술" 취급을 받았는데, 화장실에 다녀와 손을 씻는 직원이 얼마나 되느냐에 따라 수율과 신뢰성이 들쭉날쭉했다고 할 정도였다. 범인은 산화막 속을 떠돌아다니는 Na⁺ 이온이었다 — 사람의 땀과 피부에 흔한 나트륨이 공정 중에 산화막으로 흘러든 것이다. 문턱전압이 시간에 따라 계속 드리프트하니 소자를 믿을 수가 없었다. 이걸 체계적으로 규명한 게 페어차일드의 Andrew Grove, Bruce Deal, Ed Snow였고, 청정 공정(clean process)으로 나트륨 유입을 잡으면서 MOS 기술이 비로소 살아남았다. 오늘날 fab의 강박적인 청정도 관리가 어디서 왔는지 거슬러 올라가면, 그 시원은 아마 이 나트륨 이온 사건일 것이다.

Fermi-Level Pinning: 게이트와 절연막의 조합에 따라 그 계면에 전자 상태($Q_{itm}$)가 생기면, 게이트의 페르미 준위가 그 상태들의 전하중성 준위(charge-neutrality level) 근처에 "고정(pin)"되어 버린다. 그러면 게이트가 진공준위(vacuum level) 기준으로 가져야 할 일함수와 실제로 보이는 겉보기 일함수가 달라진다. 학습노트(3)에서 Schottky barrier를 다룰 때 나왔던 그 pinning과 본질적으로 같은 현상인데, HKMG에서는 이게 금속 게이트의 일함수 조절을 어렵게 만드는 골치 아픈 문제로 돌아온다.

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3.8 Carrier Transport through Dielectric — 누설전류

이상적으로는 절연막이 전류를 완전히 막아야 하지만, 얇아지면 새기 시작한다.

Tunneling: 절연막이 약 4 nm보다 얇아지면 전자가 장벽을 그냥 통과할 확률이 급격히 커진다(본격적으로는 ~3 nm 이하). 두 종류가 있다.

• Direct Tunneling: 전자가 절연막 전체 두께를 그대로 가로질러 빠져나가는 것.
• FN(Fowler–Nordheim) Tunneling: 강한 전기장이 장벽 모양을 삼각형으로 기울여서, 전자가 실제로 통과해야 할 거리를 줄여 빠져나가는 것.

이 tunneling의 정량적 거동은 학습노트(3)에서 ohmic contact의 WKB 근사를 다룰 때 자세히 봤다. 장벽의 폭에 대해 전류가 지수함수적으로 의존한다는 본질은 동일하다. 그래서 절연막을 몇 Å 얇게 만드는 게 누설 전류를 몇 자릿수씩 키울 수 있다. 미세화가 어느 순간 SiO₂로 더 못 가고 High-K로 방향을 튼 이유가 여기 있다.

Avalanche Injection: Si가 deep depletion 상태에 들어가고 전기장이 매우 커지면, 가속된 캐리어가 충돌(impact)로 또 다른 캐리어를 만들어내는 hot carrier가 생긴다. 임계 전기장(critical field)에 도달하면 이 hot carrier가 폭발적으로 늘어 plasma를 형성한다. 학습노트(2)에서 PN junction의 avalanche breakdown을 다뤘는데, 그 impact ionization이 여기 MOS 절연막 앞에서 또 등장하는 것이다.

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3.9 High-K Dielectric

3.4에서 EOT를, 3.8에서 누설을 봤으니 이제 둘을 같이 놓고 물질 얘기를 할 수 있다. High-K를 고르는 일은 결국 "$\kappa$는 크되 장벽(밴드갭)은 충분히 높은" 물질을 찾는 줄타기다. $\kappa$가 크면 같은 EOT를 더 두껍게 만들 수 있어 터널링이 줄지만(3.8), 대체로 $\kappa$가 큰 산화물일수록 밴드갭이 작아져 장벽이 낮아지는 역상관이 있기 때문이다.

주요 후보들의 유전상수($\kappa$, 상대유전율)를 정리하면 다음과 같다. 이름 그대로 SiO₂보다 $\kappa$가 큰 것들을 묶어 "High-K"라 부른다.

절연막	κ	Bandgap	비고
SiO₂	3.9	~9 eV	기준(reference), 60년 표준
Si₃N₄	~7	~5 eV	nitride, 중간 단계
Al₂O₃	~9	~8.8 eV	밴드갑 크고, 누설 적음
HfO₂	~25	~5.7 eV	현재 logic의 주력 High-K
ZrO₂	~25	~5.8 eV	DRAM capacitor 계열
La₂O₃	~30	~5.5 eV	n-type 일함수 튜닝용
TiO₂	~80	~3.5 eV	κ는 크나 밴드갭 작아 누설 큼

위 표를 보면 선택기준이 한 눈에 들어온다. TiO₂는 $\kappa$가 80에 달하지만 밴드갭이 작아 장벽이 낮고 누설이 커서 게이트 절연막으로는 탈락이다. 반대로 Al₂O₃는 밴드갭은 넉넉한데 $\kappa$가 9 정도로 아쉽다. 결국 $\kappa \approx 25$에 밴드갭 ~5.7 eV로 양쪽을 적당히 만족하고, Si 공정과의 호환성·열적 안정성까지 갖춘 HfO₂ 계열이 logic의 주력으로 살아남았다. (3.7에서 본 Fermi-level pinning이 하필 이 HfO₂ 위 금속 게이트에서 가장 골치였다는 걸 떠올리면, High-K 도입이 단순히 물질 하나 바꾸는 일이 아니었음을 알 수 있다. $\kappa$·밴드갭·일함수·계면 안정성을 한꺼번에 만족시켜야 했던 셈이다.)

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MOS는 전압으로 반도체 표면 전하를 제어하는 직렬 커패시터이고, 미세화 과정에서 생기는 누설·공핍·결함 등을 잡기 위해 재료와 구조가 끊임없이 진화해 왔다. 게이트가 Al에서 poly로, 다시 metal로 돌아오고, 절연막이 SiO₂에서 High-K로 바뀐 그 모든 여정이, 결국은 "표면을 더 정밀하게 제어하겠다"는 목표를 향한 것이었다.

다음 번에는 이 MOS 구조에 소스와 드레인을 붙여 드디어 진짜 트랜지스터, MOSFET의 동작으로 넘어갈 예정이다. Si → Junction → Contact → MOS Capacitor까지 쌓아온 이해가, 마침내 하나의 소자에서 종합되는 지점이다.