반도체 소자&공정 학습노트(1): Silicon Properties

반도체 이야기는 다 Si(규소)로부터 시작된다. 그래서 많은 교과서들이 고체의 conductivity에 대한 분류 중 하나인 Semiconductor 재료의 구조와 물성으로 시작하며, 가장 대표적이지만 거의 유일무이한 Si의 물성으로 책을 시작한다.(Pirret이나 Sze 모두 그럴 것이다.) 학부 때 반도체공학개론에서 배운 내용이 절반 쯤 되고, 나머지 절반은 그 시절에 재료과학 전공자의 시각에서 좀 더 깊이 파고들고 싶어서 덧붙인 것들을 정리한 것이다. 그러니 학부 시험 직전에 본다고 도움 되는 글은 아닐 것 같고, 취업 준비하면서 반도체 소자 이론과 공정을 함께 보고 싶은 분들께 도움이 될 것 같다.

1.1. 반도체란 무엇인가

재료공학적 관점에서, 반도체는 _에너지 밴드 구조에서 bandgap이 비교적 작은 재료_다. Si의 bandgap은 약 1.1 eV. Bandgap의 크기에 따라 재료는 conductor, semimetal, semiconductor, insulator로 나뉜다. 이 분류 기준은 사실 좀 임의적인데(어디부터 어디까지가 반도체냐는 책마다 미묘하게 다르다), 상온에서 thermal energy( $kT \approx 0.026$ eV)로 전자를 conduction band로 충분히 들어 올릴 수 있느냐 없느냐가 대략의 기준이 된다. Si의 1.1 eV는 $kT$의 40배가 넘으니 상온에서 직접 들어 올리긴 어렵지만, 도핑을 통해 외부에서 물성을 제어하여 캐리어를 만들어줄 수 있는 정도의 적당한 크기다. 너무 크면(다이아몬드의 5.5 eV) 도핑으로도 캐리어 만들기가 힘들고, 너무 작으면(Ge의 0.67 eV) thermal carrier가 너무 많아 제어가 어렵다. Si의 1.1 eV는 그 _적당함_이 아마 Si가 가장 널리 쓰이는 substrate의 재료가 된 이유다.

분류	Bandgap 범위	대표 재료
Conductor	~0 eV (겹침)	Cu, Al, Au
Semimetal	≈0 eV (접촉)	Graphene, Bi
Semiconductor	~0.1 – 3.5 eV	Si (1.1 eV), Ge (0.67 eV), GaAs (1.42 eV)
Insulator	> ~4 eV	SiO₂ (~9 eV), Diamond (~5.5 eV)

산업적 관점에서, 반도체는 트랜지스터를 포함한 회로 제품을 통칭한다. 기능별로 센서(CIS(CMOS Image Sensor), 가스탐지기 등), 메모리(NAND, DRAM), 컴퓨팅(CPU, AP)으로 나뉜다. 우리가 흔히 "삼성전자가 반도체 만든다"라고 할 때의 반도체는 거의 이 산업적 관점이다.

여담이지만, 트랜지스터의 초기 재료는 Si가 아니라 Ge였다고 한다. 1947년 벨연구소의 바딘·브래튼·쇼클리가 만든 첫 트랜지스터도 Ge였고, 1950년대 초반까지도 그랬다. Si가 산업의 표준으로 자리 잡은 건 페어차일드 반도체에서 _planar process_를 개발한 1959년 이후다.(planar process는 학습노트(0)에서 잠깐 언급한 그 페어차일드 반도체 시절의 작품이다. 진 호에르니가 발명했고, 노이스가 이걸 기반으로 집적회로를 구상했다. 물론 최초의 IC칩의 발명은 Kirby에 의해 이뤄졌다.) 산화막($\text{SiO}_2$)이 안정적이고 절연성이 좋다는 Si의 부가적인 장점이 결정적이었는데, Ge는 안정적인 산화막을 못 만든다. 반도체의 표준이 Si가 된 데에는 이런 우연 같은 필연들이 겹쳤다.

1.2. 에너지 밴드

원자 하나가 따로 떨어져 있을 때(기체 상태에 가까운 조건) 전자는 불연속적인 에너지 준위에 위치한다. 수소 원자의 경우 $E_n = -13.6/n^2$ eV 같은 익숙한 식으로 표현되는 그 준위들. 그런데 원자가 두 개 가까워지면, _파울리 배타원리_에 의해 같은 양자수를 가진 전자가 동일 위치에 있을 수 없으니, 원래 하나였던 준위가 둘로 갈라진다(splitting). 세 개면 셋, 네 개면 넷.

Si는 원자량이 약 28이니 1 mol(=28 g)에 아보가드로 수만큼의 원자가 있다. 1 g당 약 $2.14 \times 10^{22}$ 개. 이 어마어마한 숫자의 준위가 미세하게 split되면, 사실상 연속적인 에너지 띠(band) 로 보이게 된다.

띠가 형성되면 그 사이에 비어 있는 구간도 생긴다. 이걸 forbidden band, 또는 bandgap이라 부른다. Si의 경우 valence band(가전자대) 맨 위와 conduction band(전도대) 맨 아래 사이의 에너지 차이가 1.1 eV다. 전자가 이 bandgap을 넘어 conduction band로 올라가면 자유 캐리어(free carrier) 가 되고, 동시에 valence band에는 정공(hole) 이 남는다. 이걸 electron-hole pair generation이라 한다.

Band Model for Impurities in Si

순수한 Si는 사실 산업적으로 별로 쓸모가 없다. Doping을 통해 캐리어 농도를 조절해야 진짜 반도체 소자가 된다. (이건 1.5에서 본격적으로 다룬다.) 여기서 짚고 갈 건, impurity가 들어오면 bandgap 안에 새로운 에너지 준위 가 생긴다는 점이다. P, As, Sb 같은 donor는 conduction band 바로 아래에, B, Al, Ga 같은 acceptor는 valence band 바로 위에 자리잡는다.

상온($T > 100$ K)에서 농도가 $N \lesssim 10^{17}$ cm$^{-3}$ 정도로 낮으면, 거의 모든 donor와 acceptor는 완전히 ionized된다. 즉, donor의 5번째 전자는 다 conduction band로 올라가고, acceptor는 valence band로부터 전자를 다 받아둔 상태가 된다.

그런데 impurity 농도가 더 올라가면 재미있는 일이 벌어진다. Impurity atom들끼리의 거리가 좁아지면서 자기들끼리 covalent bond 비슷한 걸 형성하고, wave function이 overlap되기 시작한다. Si 원자들이 처음에 모여서 band를 만들었던 그 과정과 똑같은 일이 impurity 사이에서도 벌어지는 것이다. Impurity level도 split되고, broaden되고, 결국엔 impurity가 자체 band 를 형성하게 된다. 이게 충분히 진행되면 host Si의 band와 interaction을 일으켜 bandgap narrowing 이 일어난다 — Si band의 edge에 band-tail이 생기면서 실질적 bandgap이 줄어든다는 뜻이다. Heavily doped Si에서는 무시할 수 없는 효과가 발생하는 것이다.(Bandgap Narrowing에 대해선 다음에 더 자세히 다룰 기회가 있을 것이다)

참고로 In(인듐)의 ionization energy는 160 meV로 다른 dopant들(Sb, P, As, Bi)보다 훨씬 큰 편이다. 이렇게 ionization energy가 큰 impurity는 deep level 을 만든다고 한다. Deep level은 캐리어를 만드는 데는 비효율적이고, 오히려 recombination center로 작용하기 쉽다.(이건 1.7에서 다시 나온다)

1.3. Si의 결정 구조

Si는 이웃하는 4개의 Si와 sp$^3$ 공유결합을 형성해서 Diamond Structure 를 이룬다. 이름이 좀 직관적이지 않을 수도 있는데, 정말로 다이아몬드(C)와 같은 결정 구조라서 그렇다. C와 Si가 둘 다 4족 원소라는 점에서 당연한 결과이긴 하다.

• Unit Cell: FCC(face-centered cubic) 구조 + 2개의 원자 추가. 좀 더 정확히는, 같은 FCC가 $(\frac{1}{4}, \frac{1}{4}, \frac{1}{4})$만큼 어긋난 채로 두 개 겹쳐 있는 구조다.
• Primitive Unit Cell: 정사면체의 체심에 1개의 원자.

Si의 lattice constant는 $a = 5.431$ Å. 이 숫자가 그냥 외워야 할 상수처럼 보이지만, 사실 반도체 산업의 모든 디자인 룰이 이 격자상수의 배수로 환원된다고 봐도 무방하다.

재료 구조와 Energy Band의 관계

이 부분이 전자공학이나 화학공학 전공자들에게는 가장 어렵게 느껴지는 부분일 수 있다. 사실 신소재공학 전공했어도 이 부분이 가장 어렵다. 신소재공학의 가장 큰 테마인 "구조가 물성을 결정한다"의 가장 대표적인 예시가 바로 결정 구조와 Energy Band의 관계다.

원자의 주기적 배열은 그 안의 전자가 느끼는 주기적 포텐셜(periodic potential) 을 결정한다. Bloch 정리에 의해, 주기적 포텐셜 안의 전자 파동함수는 다음과 같은 형태를 가진다.

$$\psi_{k}(r) = u_{k}(r) e^{ik \cdot r}$$

여기서 $u_k(r)$은 격자와 같은 주기성을 가진 함수다. 이 식을 슈뢰딩거 방정식에 넣고 풀면_에너지 밴드 구조_가 도출된다. 그러니까 결국 lattice constant와 lattice axis가 정해지면, 그 재료의 Energy Band가 결정된다는 얘기다.

산업적으로 그 관계가 활용된 대표적 사례가 Strained Si Technology다. Si 격자에 일부러 stress를 가해서 lattice constant를 미세하게 변형시키면, band 구조가 바뀌고, 그 결과 캐리어의 mobility가 달라진다. 인텔이 2003년 90nm 노드에서 처음 양산 적용했는데(SiGe source/drain으로 channel에 compressive strain을 주는 방식이었다), 무어의 법칙을 한 세대 더 연장한 핵심 기술 중 하나로 평가받는다. 구조를 손대서 물성을 바꾼다 는 재료공학의 쾌거다.

1.4. Thermal Equilibrium Statistics

이제 conduction band와 valence band가 있다는 걸 알았으니, 그 안에 전자와 정공이 얼마나 있는지를 정량적으로 따져봐야 한다. 여기서 등장하는 게 Fermi Level이다.

Fermi Level $E_F$는 다음 두 가지로 정의할 수 있다.

• 물리적 정의: 절대영도에서 가장 에너지가 높은 전자의 에너지.
• 통계적 정의: 점유 확률이 정확히 1/2이 되는 에너지 준위.

평형 상태의 동질 물질 내에서 $E_F$는 항상 일정하다. 이게 사실 굉장히 강력한 명제인데, 나중에 PN-junction이나 MOS capacitor를 분석할 때 출발점이 된다.

특정 에너지 $E$의 준위가 전자에 의해 점유될(occupied - 역서를 본 적이 없어서 늘 한국말로 풀려면 늘 어색하다) 확률은 Fermi-Dirac 분포로 주어진다.

$$f(E) = \frac{1}{1 + \exp\left(\frac{E - E_F}{kT}\right)}$$

$E_F$를 기준으로 위쪽($E > E_F$)은 점유 확률이 낮고, 아래쪽($E < E_F$)은 높다. $T = 0$ K에서는 계단 함수가 되고, $T$가 올라갈수록 step이 부드러워진다.

이 분포를 conduction band의 density of states $g_c(E)$와 곱해서 적분하면 conduction band의 전자 농도 $n$이 나온다. Non-degenerate 가정($E_c - E_F \gg kT$) 하에서는 Boltzmann 근사를 써서 다음과 같이 정리된다.

$$n = N_c \exp\left(-\frac{E_c - E_F}{kT}\right)$$

$$p = N_v \exp\left(-\frac{E_F - E_v}{kT}\right)$$

여기서 $N_c$, $N_v$는 각각 conduction band와 valence band의 effective density of states. Si에서 상온 기준으로 $N_c \approx 2.8 \times 10^{19}$ cm$^{-3}$, $N_v \approx 1.04 \times 10^{19}$ cm$^{-3}$ 정도다.

두 식을 곱하면 멋진 관계가 나온다.

$$np = N_c N_v \exp\left(-\frac{E_g}{kT}\right) \equiv n_i^2$$

이게 그 유명한 mass action law다. Doping이 어떻게 되어 있든, 평형 상태에서 $np$의 곱은 $n_i^2$로 일정하다. Si의 상온 $n_i \approx 1.5 \times 10^{10}$ cm$^{-3}$.

Heavily Doped Si에서의 특이 현상

도핑 농도가 충분히 낮으면 위의 Boltzmann 근사가 잘 들어맞지만, heavily doped 영역에서는 여러 가지 비정상적 현상이 동시에 일어난다.

첫째, $E_F$가 impurity level과 가까워질수록 또는 아예 band 안으로 들어가버리면(degenerate semiconductor), donor level의 nonoccupancy와 acceptor level의 occupancy가 줄어든다. 쉽게 말하면 de-ionized 비율이 증가 한다는 뜻이다. 다 ionize됐다고 가정하고 계산했던 캐리어 농도가 실제보다 작아진다.

둘째, 앞서 1.2에서 짚었듯 impurity level이 split, broaden되어 impurity band 를 형성하고, host Si band와 interaction을 일으켜 bandgap narrowing 을 만들어낸다. Band edge에 band-tail이 생기는 것이다. 이 두 효과를 다 고려해야 heavily doped 영역의 캐리어 농도를 예측할 수 있다.

1.5. Doping

순수 Si는 산업적으로 별 쓸모가 없다고 앞서 말했다. $n = p = n_i$인 상태로는 트랜지스터를 만들기 어렵다. 그래서 Si에 일부러 impurity 를 넣어 캐리어 농도를 인공적으로 조절하는데, 이를 doping이라 한다.

종류	Dopant 특성	대표 원소
n-type	최외각 전자 +1 (Donor)	P, As, Sb
p-type	최외각 전자 −1 (Acceptor)	B, Al, Ga

n-type을 만드는 P, As, Sb는 모두 5족 원소다. Si와 공유결합 4개를 만들고 나면 전자가 하나 남는데, 이 전자가 매우 약하게 묶여 있어서(ionization energy가 보통 45 meV 내외, $kT$의 2배 정도) 상온에서 쉽게 떨어져 나와 conduction band로 올라간다. p-type의 B, Al, Ga는 3족이라 결합 만들 전자가 하나 부족해서 valence band에서 전자를 끌어오고, 그 자리에 hole을 남긴다.

평형 상태의 캐리어 농도는 charge neutrality 조건과 mass action law를 연립해서 풀면 된다. n-type의 경우 $N_d \gg n_i$ 조건 하에서 근사적으로,

$$n \approx N_d, \quad p \approx \frac{n_i^2}{N_d}$$

$N_d = 10^{16}$ cm$^{-3}$이면 majority $n \approx 10^{16}$, minority $p \approx 10^4$ — 12 자릿수 차이다. Doping의 위력이 이렇다.

Doping 방법의 변천: Diffusion에서 Ion Implantation으로

Doping을 어떻게 넣느냐도 산업적으로 큰 이슈다. 1960~70년대까지는 주로 Diffusion을 썼다. 고온에서 dopant를 Si 표면에서 안쪽으로 확산시키는 방법인데, 단순하고 저렴하다. 하지만 1970년대 후반부터 Ion Implantation으로 본격 전환되었고, 지금은 거의 모든 doping이 implant 방식이다.

전환 이유는 크게 네 가지다.

첫째, 독립적 제어. Diffusion은 온도·시간·표면 농도가 다 얽혀 있어서 junction depth와 dopant 농도를 각각 제어하기가 까다롭다. Ion implant는 ion의 energy로 깊이(junction depth)를, beam current로 농도 를 각각 독립적으로 조절할 수 있다. 이 덕분에 LDD(Lightly Doped Drain), Halo 같은 정교한 도핑 구조가 가능해졌다.(미세화된 트랜지스터의 short channel effect를 잡는 핵심 기술이 다 implant 기반이다) 즉, dopant의 profile에서 깊이와 농도를 각각 독립 변수로 제어할 수 있게 된 것이다.

둘째, Self-alignment. 옛날엔 source/drain을 먼저 정의하고 gate를 그 위에 정렬해서 올렸는데, 공정이 미세화될수록 misalign 이 치명적인 문제가 됐다. Ion implant를 도입하면서 gate를 먼저 만들고, 그 gate 자체를 mask 삼아 S/D를 implant하는 self-aligned gate 공정이 가능해졌다.(별도로 S/D align 고려 불필요) 이게 modern MOSFET의 핵심이다.

셋째, 공정 온도. Diffusion은 본질적으로 thermal process라 800~1000 °C가 필요하다. Ion implant는 실온에서 가능하다.(implant 후 damage를 회복시키는 annealing은 따로 필요하긴 하다) 미세 공정에서 열 예산(thermal budget)을 줄이는 것은 갈수록 중요해진다.

넷째, Masking 방법. Diffusion은 산화막을 마스크로 써야 하지만, Ion implant는 PR(photoresist)로도 마스크가 된다. 공정 자유도가 크게 늘어난다.

이 네 가지가 모여 _공정 미세화(Scaling)_가 가능해진다. 8인의 배신자들 중 한 명, Gordon Moore의 무어의 법칙이 50년 넘게 지속될 수 있었던 데에는 이런 공정에서의 큰 전환들이 있었다.

1.6. Carrier Transport

전자와 정공이 얼마나 있는지 만큼이나 중요한 게 어떻게 움직이는지 다. Carrier transport는 두 가지 driving force로 설명된다.

Drift: 외부 전기장 $\mathcal{E}$에 의한 이동.

$$J_n^{drift} = q n \mu_n \mathcal{E}, \quad J_p^{drift} = q p \mu_p \mathcal{E}$$

여기서 $\mu_n$, $\mu_p$는 각각 전자, 정공의 mobility. Si의 상온 $\mu_n \approx 1350$ cm$^2$/V·s, $\mu_p \approx 480$ cm$^2$/V·s. 전자가 정공보다 약 3배 빠르다.(NMOS가 PMOS보다 빠른 근본 이유)

Diffusion: 농도 구배(concentration gradient)에 의한 이동.

$$J_n^{diff} = q D_n \frac{dn}{dx}, \quad J_p^{diff} = -q D_p \frac{dp}{dx}$$

$D_n$, $D_p$는 diffusion coefficient. Drift는 high-field 영역에서 dominant하고, diffusion은 PN-junction 근처처럼 농도 변화가 급격한 곳에서 dominant하다.

평형 상태에서는 drift와 diffusion이 정확히 상쇄되어야 한다. 이 조건에서 mobility와 diffusion coefficient 사이에 다음 관계가 도출된다.

$$\frac{D_n}{\mu_n} = \frac{D_p}{\mu_p} = \frac{kT}{q}$$

이게 Einstein relation이다. 상온에서 $kT/q \approx 0.026$ V — thermal voltage. 반도체 식에 자꾸 등장하는 그 0.026이 바로 이거다. 두 개의 서로 다른 transport 메커니즘이 같은 thermal energy로 묶여 있다는 게 꽤 멋진 결과다.

전체 전류는 두 성분의 합이다.

$$J_n = q n \mu_n \mathcal{E} + q D_n \frac{dn}{dx}$$

이게 그 유명한 drift-diffusion 방정식. 반도체 소자 해석의 가장 기본이 되는 식이고, MOSFET이든 BJT든 일단 이 식에서부터 해석한다.

1.7. Nonequilibrium Conditions

지금까지는 다 평형 상태를 가정하고 한 분석이었다. 그런데 실제 소자는 외부 전압·빛·열 등으로 자꾸 평형이 깨진다. 평형이 깨지면 $np \neq n_i^2$가 되고, 시스템은 어떻게든 다시 평형으로 돌아가려 한다. 그 메커니즘이 recombination이다.

Recombination 메커니즘

메커니즘	설명
Direct Band-to-Band	C-band 전자와 V-band 정공의 직접 전이. Energy/momentum 손실 없음. GaAs 등 direct bandgap 재료에서 주요 경로.
SRH (Intermediate States 경유)	Bandgap 내 impurity/defect trap을 거쳐 재결합. Si의 minority carrier lifetime을 결정하는 주원인. Fe, Cu, Ni 등 transition metal이 deep level trap 형성.
Auger Recombination	재결합 에너지를 광자 대신 제3의 캐리어에 전달. Heavily doped 영역·고주입 조건에서 dominant. 캐리어 농도³에 비례.

Si는 indirect bandgap 재료라 direct band-to-band recombination이 거의 일어나지 않는다.(이게 Si로 LED를 못 만드는 이유이기도 하다 — 직접 재결합이 안 되니 빛이 안 나온다) 대신 Si에서 가장 흔한 건 SRH(Shockley-Read-Hall) recombination, 즉 bandgap 안의 trap을 거치는 메커니즘이다.

Trap density $N_t$, capture cross-section $\sigma$, thermal velocity $v_{th}$를 써서 minority carrier lifetime은,

$$\tau = \frac{1}{\sigma v_{th} N_t}$$

이렇게 표현된다. Trap이 많을수록, capture가 잘 될수록 lifetime이 짧다. Si 공정에서 metal contamination(특히 Fe, Cu, Ni 같은 transition metal)을 극도로 꺼리는 이유가 여기 있다. 이들이 Deep level trap을 만들어서 lifetime을 망친다. (물론 Metallization 공정에서 이 부분도 이야기하겠지만, Cu, Ni도 전기적 물성이 좋아서 쓰이긴 한다.)

앞서 1.2에서 봤던 In의 deep level도 같은 맥락이다. Donor/acceptor로 쓸 거면 shallow level이 좋고(상온에서 잘 ionize되니까), trap을 피하려면 deep level이 없어야 한다.

Auger recombination은 heavily doped 영역에서 중요해진다. Free carrier가 cluster를 이루고 있으면, 재결합 에너지를 광자로 내보내는 대신 옆에 있는 다른 캐리어에게 넘겨주는 게 더 효율적이다. 이 때문에 heavy doping 영역의 lifetime은 SRH보다 Auger가 결정한다.

Injection과 Dielectric Relaxation Time

Injection은 외부 자극(빛, 전압)으로 minority carrier 농도가 평형값보다 높아지는 현상이다. PN-junction의 forward bias 동작이 대표적이다.

흥미로운 건 majority carrier 가 과잉 주입됐을 때 일어나는 일이다. 과잉 majority carrier는 매우 빠르게 dissipate되는데, 그 평균 시간을 dielectric relaxation time이라 부른다.

$$\tau_d = \frac{\epsilon}{\sigma}$$

여기서 $\epsilon$은 유전율, $\sigma$는 전도도다. Si의 경우 $\tau_d$는 picosecond 수준 — 그러니까 majority carrier 과잉은 거의 즉시 풀린다고 봐도 무방하다. 반면 minority carrier lifetime은 microsecond ~ millisecond 수준이다. 6~9 자릿수 차이다.

이 비대칭성이 반도체 소자 동작의 본질이다. _Minority carrier가 천천히 사라진다_는 사실이 PN-junction의 전류 특성, BJT의 base 영역 동작, MOSFET의 sub-threshold 거동을 다 결정한다. (사실 반도체 소자 공학은 거의 다 "minority carrier를 어디서 어떻게 움직이는가"의 문제다)

1.8. 다른 반도체 재료들

Si 얘기만 한참 했지만, Si가 모든 조건에서 모든 물성이 다 좋은 건 아니다. 용도에 따라 다른 재료가 더 적합한 경우가 있다.

재료	Bandgap	주요 용도	특징
Si	1.1 eV	Logic, Memory	안정적 SiO₂ 산화막, 가장 성숙한 공정 인프라. Indirect bandgap.
GaAs	1.42 eV	Analog, RF, 광소자	Direct bandgap → LED/LD 가능. 전자 mobility ~5× Si. 안정 산화막 없음.
GaN	~3.4 eV	RF, 전력소자	Wide bandgap. 고전압·고출력·고주파. 5G 기지국 RF 증폭기.
SiC	~3.3 eV	전력소자	큰 BV, 내열성 우수. 전기차 인버터, 데이터센터 전력 변환.

GaAs는 1980~90년대에 "Si의 후계자"로 거론됐던 재료다. 전자 mobility가 Si의 5배가 넘고, direct bandgap이라 LED·LD 같은 광소자에도 쓸 수 있다. 하지만 결정 성장이 어렵고, 안정적인 산화막이 없어서(Si의 $\text{SiO}_2$ 같은 게 없다) 결국 RF와 광소자 같은 niche로 밀려났다.

SiC와 GaN은 이른바 wide bandgap semiconductor. Bandgap이 크다는 건 강한 전기장도 견딘다는 뜻이고, 곧 _고전압·고출력 소자_에 유리하다는 의미다. 전기차의 인버터, 데이터센터의 전력 변환, 5G 기지국의 RF 증폭 등의 영역에서 SiC와 GaN이 빠르게 영토를 넓히고 있다.

다만 _연산용 반도체_의 주류는 여전히 Si다. 산화막, 결정 품질, 단가, 인프라 그 모든 측면에서 Si를 대체할 재료가 아직 없다.(있다면 이미 그쪽으로 전환되었을 것이다.) 페어차일드가 Si planar process를 만든 1959년 이후 70년이 다 되어가도록, 모레(Si)는 여전히 전자 산업의 원천이다. 끝으로 요즘은 TSMC도 올리고 Intel도 6년 전에 개정판을 올린 게 있지만, 진짜 Sand to Silicon은 아래 영상이다.